CN107046035A - 用于使用掩埋金属阴极线来减小晶闸管存储器单元之间的电气干扰效应的方法和*** - Google Patents

用于使用掩埋金属阴极线来减小晶闸管存储器单元之间的电气干扰效应的方法和*** Download PDF

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Abstract

本发明提供了用于减小在存储器阵列中的晶闸管存储器单元之间的电气干扰效应的方法和***。通过使用具有减小的少数载流子寿命的材料作为嵌在阵列内的阴极线来减小单元之间的电气干扰效应。还通过形成阴极线内的势阱或阴极线中的单侧势垒来减小干扰效应。

Description

用于使用掩埋金属阴极线来减小晶闸管存储器单元之间的电 气干扰效应的方法和***
相关申请的交叉引用
本专利申请要求2016年2月8日提交且标题为“High Density VerticalThyristor Memory Cell and Memory Array Using a Heterostructure Cathode”的美国临时专利申请No.62/292,547和2016年2月25日提交且标题为“Vertical Cross-PointThyristor Memory Cell and Memory Array with Buried Metal Access Lines”的美国临时专利申请No.62/300,015的优先权。
技术领域
本文所述的公开内容涉及用于信息存储的半导体器件。半导体器件可以用作易失性存储器，例如静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。
背景技术
1-晶体管/1-电容器(1T1C)单元是在刚过去的30年来在DRAM器件中使用的最主要的存储器单元。位密度通过光刻缩放和不断增加的工艺复杂度而每三年翻两番。维持足够高的电容值和低晶体管漏电流已经成为进一步缩放的主要问题。
已经提出了替代的DRAM单元以克服常规1T1C DRAM技术的缩放挑战。这些替代的DRAM单元被描述如下。
浮体DRAM(FBDRAM)是在绝缘体上硅(SOI)(Okhonin,S.等人的“A SOI capacitor-less 1T-DRAM concept”,SOI Conference,2001IEEE International.IEEE,2001.)上或在具有掩埋的n-注入剂的三阱(Ranica,R.等人的“A one transistor cell on bulksubstrate(1T-Bulk)for low-cost and high density eDRAM”,VLSI Technology,2004.Digest of Technical Papers.2004Symposium on.IEEE,2004.)中构建的单金属氧化物半导体场效应晶体管(MOSFET)。该技术仍然要解决它的数据保持问题，特别是在缩放的尺寸下。
已经基于pnpn晶闸管的负微分电阻(NDR)行为提出了各种单元设计。可以在这些设计中使用有源或无源栅极以用于在切换速度、保持泄漏或操作电压之间折衷。如由美国专利No.6,462,359描述的薄电容耦合晶闸管(TCCT)是在SOI衬底上构造的横向pnpn晶闸管，并具有耦合栅极以增大切换速度。由于它的横向2D设计和对栅极的需要，单元尺寸可以比1T1C单元(其为大约6-8F2)大得多。
最近，Liang在美国专利No.9,013,918中描述了pnpn晶闸管单元，其被构造在硅衬底的顶部上并在正向和反向击穿状况中操作以用于将数据写到单元中。在标准CMOS过程的后段使用外延或化学气相沉积(CVD)处理的半导体层增加了可能降低已经在制造工艺的早期(例如在前段处理期间)在衬底上制造的器件的性能和产量的热循环和蚀刻步骤。此外，在击穿状况中操作的pnpn器件可能在过程控制中并且还在功率消耗中提出挑战。此外，取决于击穿机制(例如隧穿击穿、雪崩击穿等)，由于部件材料的物理降级，在击穿状况中的操作可以对切换的长期可靠性和这些存储器器件的数据保持提出挑战。
因此，需要一种紧凑单元和阵列设计，其不仅小且可靠，还易于集成和制造。
发明内容
布置在交叉点阵列中的垂直提供了用于在本公开的背景技术中描述的挑战的有前途的解决方案。在本文提供了用于减小在存储器阵列中的晶闸管存储器单元之间的电气干扰效应的方法和***。
在一些实施例中，连接交叉点存储器阵列内的第一晶闸管和第二晶闸管的阴极线由减小阴极内的少数载流子寿命以减小在第一晶闸管和第二晶闸管之间的电气干扰效应的材料组成。材料可以具有高导电性，以便提高晶闸管存储器单元的交叉点阵列的操作性能。
在一些实施例中，势阱可以在连接交叉点存储器阵列内的第一晶闸管和第二晶闸管的阴极线内形成以约束少数载流子，以便减小在第一晶闸管和第二晶闸管之间的电气干扰效应。可以通过与势阱的电接触来从势阱收集少数载流子。
在一些实施例中，单侧势垒可以形成在连接交叉点存储器阵列内的第一晶闸管和第二晶闸管的阴极线内，以使少数载流子转向到衬底接触部，以便减小在第一晶闸管和第二晶闸管之间的电气干扰效应。
在一些方面中，提供多个易失性存储器单元。多个易失性存储器单元包括具有第一阴极的第一硅晶闸管、具有第二阴极的第二硅晶闸管、由导体材料形成的连接第一硅晶闸管的第一阴极和第二硅晶闸管的第二阴极的第一阴极线、以及将第一硅晶闸管的第一部分与第二硅晶闸管的第二部分分开的第一隔离绝缘体区。隔离绝缘体区可以是由氧化硅形成的沟槽隔离。
在一些实施例中，导体材料可以是由过渡金属形成的金属硅化物材料，包括来自周期表的第9族金属和第10族金属的至少其中之一。在一些实施例中，金属硅化物材料可以由过渡金属(包括钴、铂、钯和镍中的至少一个)形成。在一些实施例中，金属硅化物材料可以由在小于900摄氏度的温度下在硅化反应期间具有比硅更高的扩散度的过渡金属形成。在一些实施例中，第一阴极线可以是与第二金属硅化物区融合的第一金属硅化物区。在一些实施例中，第一硅晶闸管包括第一阳极，并且第二硅晶闸管包括第二阳极。第一阳极和第二阳极可以是通过外延生长工艺形成的单晶硅区。
在一些方面中，提供用于形成多个易失性存储器单元的方法。该方法包括蚀刻包括第一导电类型(例如p型或n型)的第一半导体层、第二导电类型(例如n型或p型)的第二半导体层、第一导电类型的第三半导体层、第二导电类型的第四半导体层、和第二导电类型的第五半导体层的多个层，以形成包括第一半导体叠置体的多个半导体叠置体并将多个沟槽形成到在第四半导体层之下的深度。多个沟槽包括接近第一半导体叠置体的第一侧的第一沟槽和接近第一半导体叠置体的第二侧的第二沟槽。该方法包括在蚀刻之后在第一半导体叠置体的第三半导体层内形成第一导体区，以及在形成第一导体区之后在多个沟槽内形成隔离绝缘体区。
在一些实施例中，第一导体区包括第一金属硅化物区。在一些实施例中，导体区的形成可以包括将多个沟槽内的第一牺牲层形成到第三半导体层内的第一厚度，以及将多个沟槽内的第一牺牲层的顶部上的第二牺牲层形成到第三半导体层内的第二厚度。导体区的形成可以包括在形成第二牺牲层之后在第一半导体叠置体的侧壁上形成间隔体，以及选择性地蚀刻第二牺牲层以移除第二牺牲层并暴露第一半导体叠置体的第三半导体层的侧壁的部分。导体区的形成可以包括沉积过渡金属的金属膜，其中金属膜接触第三半导体层的侧壁的暴露部分。金属硅化物区的形成可以包括在沉积金属膜之后将多个层加热到小于900摄氏度的温度以引起金属膜与第三半导体层的暴露部分之间的反应以形成第一金属硅化物区。在一些实施例中，过渡金属可以包括第9族金属和第10族金属的至少其中之一。在一些实施例中，过渡金属可以包括钴、铂、钯和镍中的至少一个。在一些实施例中，过渡金属可以在加热温度下在硅化反应期间具有比硅更高的扩散度。
在一些实施例中，第一半导体叠置体的侧壁的暴露部分包括侧壁的第一暴露部分和侧壁的第二暴露部分。加热多个层还包括使金属膜与侧壁的第一暴露部分起反应以形成第二金属硅化物区，以及使金属膜与侧壁的第二暴露部分起反应以形成第三金属硅化物区，直到第二金属硅化物区和第三金属硅化物区连接以形成第一金属硅化物区为止。
在一些实施例中，该方法还可以包括在形成多个沟槽内的隔离绝缘体区之后在小于900摄氏度的温度下使用外延工艺或化学气相沉积工艺中的至少一个在第一半导体叠置体的第一半导体层的顶部上形成第二导电类型的第六半导体区。
在一些实施例中，第一牺牲层的第一厚度在第三半导体层与第四半导体层之间的界面之上10到50纳米之间。在一些实施例中，第一牺牲层的第一厚度和第二牺牲层的第二厚度的组合厚度在5到20纳米之间。在一些实施例中，牺牲层包括碳、氮化硅、氧化硅和非晶硅中的至少一个。
在一些方面中，提供包括存储器单元的阵列的存储器器件。存储器单元的阵列包括具有第一阴极的第一硅晶闸管、具有第二阴极的第二硅晶闸管、第三硅晶闸管、由导体材料形成并连接第一硅晶闸管的第一阴极和第二硅晶闸管的第二阴极的第一阴极线。阵列包括将第一硅晶闸管的第一部分与第二硅晶闸管的第二部分分开的第一隔离绝缘体区和将第一硅晶闸管的第三部分与第三硅晶闸管的第四部分分开的第二隔离绝缘体区。
在一些实施例中，导体材料包括由在小于900摄氏度的温度下在硅化反应期间具有比硅更高的扩散度的过渡金属形成的金属硅化物材料。在一些实施例中，第一阴极线包括与第二金属硅化物区融合的第一金属硅化物区。
在一些方面中，多个易失性存储器单元包括由具有第一带隙和第一电子亲和势的第一半导体材料形成的第一晶闸管和由第一半导体材料形成的第二晶闸管。第一晶闸管包括第一阴极，并且第二晶闸管包括第二阴极。第一阴极线连接第一晶闸管的第一阴极和第二晶闸管的第二阴极。第一阴极线由具有比第一带隙窄的第二带隙和与第一电子亲和势实质上相同的第二电子亲和势的第二半导体材料形成。第一阴极线形成在第二阴极线的顶部上。第一隔离绝缘体区将第一晶闸管的第一部分和第二晶闸管的第二部分分开。
在一些实施例中，第一半导体材料是硅，并且第二半导体材料是具有在10％到50％之间的锗摩尔分数的硅锗化合物，并且其中第一阴极线具有在20纳米与300纳米之间的厚度。
在一些实施例中，第一半导体材料的第一价带边缘与第二半导体材料的第二价带边缘之间的差大于100毫电子伏。在一些实施例中，第二阴极线由第一半导体材料形成并利用与第一阴极和第二阴极的掺杂剂浓度实质上相同的掺杂剂浓度来进行重掺杂。在一些实施例中，第一阴极线具有大于50纳米的厚度。在一些实施例中，第二阴极线具有在50纳米与200纳米之间的厚度。
在一些实施例中，第二阴极线由具有第一半导体材料和第四半导体材料的可变组分的第三半导体材料形成。在一些实施例中，第一半导体材料是硅，第三半导体材料是硅锗化合物，且可变组分从在第一阴极线和第二阴极线之间的第一界面处的锗的0％的摩尔分数改变到在第二阴极线和衬底之间的第二界面处的锗的20％与50％之间的摩尔分数。可变组分通过在第一界面和第二界面之间的第二阴极线而线性地渐变。
在一些方面中，提供形成多个存储器单元的方法。该方法包括在具有第一带隙和第一电子亲和势的第一半导体材料的衬底上形成具有在50纳米与200纳米之间的厚度的重掺杂第一层。该方法还包括在重掺杂第一层上沉积具有比第一带隙窄的第二带隙和与第一电子亲和势实质上相同的第二电子亲和势的第二半导体材料的第二层，其中第二层具有在20纳米与200纳米之间的厚度。该方法还包括在第二层上沉积第一半导体材料的重掺杂第三层。该方法还包括在重掺杂第三层上沉积第一导电类型的轻掺杂第四层，将一浓度的第二导电类型的掺杂剂注入到轻掺杂第四层内，从而将第四层分成在第三层上的第五层和在第五层上的第六层。该方法还包括将第六层、第五层、第三层和第二层蚀刻到在第二层内的深度以形成多个半导体叠置体和在多个半导体叠置体之间的多个沟槽。该方法还包括在多个晶闸管之间的多个沟槽内形成隔离绝缘体区。
在一些实施例中，第二半导体材料是具有在10％与50％之间的锗的摩尔分数的硅锗化合物。在一些实施例中，将该浓度的第二导电类型的掺杂剂注入到轻掺杂第四层中将第四层分成第五层、第六层和在第六层上的第七层。在一些实施例中，该方法还包括在蚀刻第六层之前蚀刻第七层。
在一些实施例中，该方法还包括在形成隔离绝缘体区之后在小于900摄氏度的温度下使用外延工艺或化学气相沉积工艺中的至少一个在多个半导体叠置体的第六层的顶部上形成半导体区。第二层的沉积可以包括在由第一层与第二半导体材料的第二层之间的晶格失配引起的应变下沉积第二层。重掺杂第三层可以具有在20纳米与300纳米之间的厚度。
在一些方面中，提供形成多个存储器单元的方法。该方法包括在具有第一带隙和第一电子亲和势的第一半导体材料的衬底上形成包括具有第一半导体材料和第三半导体材料的可变组分的第二半导体材料的轻掺杂第一层。该方法还包括在轻掺杂第一层上沉积具有比第一带隙窄的第二带隙和与第一电子亲和势实质上相同的第二电子亲和势的第四半导体材料的第二层。该方法还包括在第二层上沉积第一半导体材料的重掺杂第三层。该方法还包括在重掺杂第三层上沉积第一导电类型的轻掺杂第四层，将一浓度的第二导电类型的掺杂剂注入到轻掺杂第四层中，从而将第四层分成在第三层上的第五层和在第五层上的第六层。该方法还包括将第六层、第五层、第三层和第二层蚀刻到第二层内的深度以形成多个半导体叠置体和在多个半导体叠置体之间的多个沟槽。该方法还包括在多个晶闸管之间的多个沟槽内形成隔离绝缘体区。
在一些实施例中，第一半导体材料是硅，第二半导体材料是硅锗化合物，第三半导体材料是锗，第二半导体材料的可变组分从在衬底与第一层之间的第一界面处的锗的0％的摩尔分数改变到在第一层与第二层之间的第二界面处的锗的20％与50％之间的摩尔分数。在一些实施例中，第四半导体材料是具有在锗的20％与50％之间的摩尔分数的第二硅锗化合物。
在一些实施例中，将该浓度的第二导电类型的掺杂剂注入到轻掺杂第四层中将第四层分成第五层、第六层和在第六层上的第七层。该方法还可包括在蚀刻第六层之前蚀刻第七层。该方法还可以包括在形成隔离绝缘体区之后在小于900摄氏度的温度下使用外延工艺或化学气相沉积工艺中的至少一个在多个半导体叠置体的第六层的顶部上形成半导体区。第一层可以具有在50纳米与100纳米之间的厚度。
在一些方面中，提供多个易失性存储器单元。多个易失性存储器单元包括由具有第一带隙和第一电子亲和势的第一半导体材料形成的第一晶闸管和由第一半导体材料形成的第二晶闸管。第一晶闸管包括第一阴极，并且第二晶闸管包括第二阴极。第一阴极线连接第一阴极和第二阴极。第一阴极线可以由具有比第一带隙窄的第二带隙和与第一电子亲和势实质上相同的第二电子亲和势的第二半导体材料形成。多个易失性存储器单元还包括由第一半导体材料形成的第二阴极线，其中第一阴极线形成在第二阴极线的顶部上，且第一隔离绝缘体区将第一晶闸管的第一部分和第二晶闸管的第二部分分开。
在一些方面中，提供多个易失性存储器单元。多个易失性存储器单元包括由具有第一带隙和第一电子亲和势的第一半导体材料形成的第一晶闸管。第一晶闸管包括第一阴极。多个易失性存储器单元包括由第一半导体材料形成的第二晶闸管，其中第二晶闸管包括第二阴极。多个易失性存储器单元包括由具有比第一带隙窄的第二带隙和与第一电子亲和势实质上相同的第二电子亲和势的第二半导体材料形成的第一阴极线，第一阴极线连接第一晶闸管的第一阴极和第二晶闸管的第二阴极。多个存储器单元包括由具有第一半导体材料和第四半导体材料的可变组分的第三半导体材料形成的第二阴极线，其中第一阴极线形成在第二阴极线的顶部上，并且其中可变组分从在第一阴极线与第二阴极线之间的第一界面处的第四半导体材料的0％的摩尔分数改变到在第二阴极线与衬底之间的第二界面处的第四半导体的20％与50％之间的摩尔分数。多个存储器单元还包括将第一晶闸管的第一部分与第二晶闸管的第二部分分开的第一隔离绝缘体区。
应注意，上面所述的器件、方法、装置和/或方面可以应用于其它器件、方法、装置和/或方面或根据其它器件、方法、装置和/或方面来使用。
附图说明
在结合附图考虑下面的具体实施方式时，本公开的潜在优点以及上面和其它方面将显而易见，在附图中相似的附图标记始终表示相似的部件，并且在附图中：
图1是根据本公开的一些实施例的示出在相邻单元之间的可能的干扰机制的横截面视图；
图2示出根据本公开的一些实施例的包括少数载流子寿命抑制器(MCLK)区的4x4单元阵列；
图3示出单元阵列的横截面视图；
图4A到15A和图4B到15B示出根据本公开的一些实施例的作为用于制造包括MCLK区的晶闸管存储器单元的阵列的过程的部分的单元阵列的横截面视图；
图16示出根据本公开的一些实施例的包括MCLK区的4x4单元阵列；
图17示出根据本公开的一些实施例的包括在阴极中形成的少数载流子势阱的单元阵列的横截面视图；
图18示出根据本公开的一些实施例的图17中的单元阵列的能带图；
图19示出根据本公开的一些实施例的包括在阴极中形成的势垒的单元阵列的横截面视图；
图20示出根据本公开的一些实施例的图19中的单元阵列的能带图；
图21示出根据本公开的一些实施例的包括在阴极中形成的少数载流子势阱的模拟单元阵列的横截面视图；
图22-24示出根据本公开的一些实施例的作为用于制造晶闸管存储器单元的阵列的过程的部分的横截面视图；以及
图25-27示出根据本公开的一些实施例的作为用于制造包括在阴极中形成的势垒的晶闸管存储器单元的阵列的过程的部分的横截面视图。
具体实施方式
布置在交叉点阵列中的垂直晶闸管提供了用于在本公开的背景技术中描述的挑战的有前途的解决方案。晶闸管的优点包括通过调节每个晶闸管单元的部件层的几何结构和组分来精确地调节操作特性(例如切换速度、静态功耗、动态功耗等)的能力。垂直晶闸管可以被布置为最少4F2个单元的阵列，从而最小化单元面积并减小制造成本。垂直晶闸管也可以布置在堆叠构造中以进一步增加交叉点阵列中的存储器单元的密度。
垂直晶闸管可以布置在例如通过沟槽隔离而电气地隔离的单元的交叉点阵列中。当晶闸管存储器中的隔离沟槽随着晶闸管存储器缩放到较小的尺寸而变得更窄时，来自接通单元的少数载流子可以扩散到相邻的关断单元。少数载流子从接通单元到关断单元的这个扩散在相邻接通单元的写操作、相邻接通单元或相邻关断单元的读操作期间引起关断单元的干扰，或减小了接通单元和相邻关断单元的保持寿命。例如，在接通单元的写操作期间，少数载流子从接通单元到相邻关断单元的扩散可以使关断单元转变到接通状态。例如，在接通单元的读操作期间，少数载流子从接通单元到关断单元的扩散可以使接通单元转变到关断状态。类似地，在关断单元的读操作期间，少数载流子从接通单元到关断单元中的扩散可以使关断单元转变到接通状态。在保持期间，当少数载流子从相邻接通单元扩散到关断单元中时，关断单元可以转变到接通状态。
对这些干扰效应的一些解决方案包括使沟槽隔离变得更深和/或更宽，以使得这些少数载流子可以在它们到达任何关断单元之前复合。与形成较深的沟槽隔离相关联的缺点包括蚀刻较深的高深宽比沟槽以及随后填充较深沟槽以形成较深的沟槽隔离的困难。作为与形成较深的高深宽比沟槽相关联的困难的示例，膨胀效应可以发生在用于形成高深宽比沟槽的反应离子蚀刻(RIE)步骤期间。此外，作为RIE步骤的部分的侧壁钝化层的形成可以限制沟槽的最大深宽比。此外，因为晶闸管被缩放到较小的横向尺寸，形成较深的沟槽以分开晶闸管也增大了构成那些晶闸管的半导体叠置体的深宽比。当那些半导体叠置体的深宽比增大时，半导体叠置体的机械稳定性可能受到不利影响，从而对晶闸管的性能和产量造成不利影响。作为与填充较深的沟槽相关联的困难的示例，在通过共形沉积方法填充深沟槽期间的小孔效应可能影响存储器单元阵列的可靠性。使用较宽的隔离沟槽的缺点包括大单元尺寸，其减小了单元密度并增大了存储器器件的成本。
本申请探索用于通过减小阴极线内的少数载流子寿命或通过经由设计能带结构而引导阴极线内的少数载流子的流动来减少由于跨连接单元的阴极线从接通单元到关断单元的少数载流子扩散所引起的干扰效应的技术。作为减小在接通单元与关断单元之间的干扰效应的结果，较浅的沟槽隔离、较窄的沟槽隔离或其组合可以用于制造交叉点存储器阵列，从而减小交叉点存储器阵列的面积和/或制造过程的复杂度。
图1是根据本公开的一些实施例的示出在存储器阵列内的相邻晶闸管单元之间的可能的干扰机制的横截面视图。存储器阵列包括由隔离绝缘体区160分开的第一晶闸管110和第二晶闸管120。隔离绝缘体区160可以由通过浅沟槽隔离(STI)技术形成的二氧化硅或氧化硅(被统称为“氧化物”)组成。第一晶闸管110和第二晶闸管120共用公共阴极130，其也用作将第一晶闸管110连接到第二晶闸管120的阴极线。在一些实施例中，第一晶闸管110和第二晶闸管120被制造在衬底上的第一导电类型的阱(例如用于pnpn晶闸管结构的p阱或用于npnp晶闸管结构的n阱)中。如在本文提到的，术语“pnpn晶闸管结构”应该用于描述如下晶闸管结构，其从晶闸管结构的顶表面到衬底由p型材料、n型材料、p型材料并且然后n型材料的叠置体形成。如在本文提到的，术语“npnp晶闸管结构”应该用于描述如下晶闸管结构，其从晶闸管结构的顶表面到衬底由n型材料、p型材料、n型材料并且然后p型材料的叠置体形成。
第一晶闸管110可以由多个层组成，多个层包括第一导电类型(例如pnpn晶闸管结构中的p型或npnp晶闸管结构中的n型)的第一半导体层112、第二导电类型(例如pnpn晶闸管结构中的n型或npnp晶闸管结构中的p型)的第二半导体层114、第一导电类型(例如pnpn晶闸管结构中的p型或npnp晶闸管结构中的n型)的第三半导体层116、第二导电类型(例如pnpn晶闸管结构中的n型或npnp晶闸管结构中的p型)的第四半导体层130、以及第一导电类型的第五层。例如，第一晶闸管110可以由包括p+掺杂层112(例如阳极)、n-掺杂层114(例如第一基极)、p-掺杂层116(例如第二基极)和n+掺杂层130(例如阴极)的多层结构组成。第二晶闸管120可以类似地由多层结构组成。例如，第二晶闸管120可以由包括p+掺杂层122(例如阳极)、n-掺杂层124(例如第一基极)、p-掺杂层126(例如第二基极)和n+掺杂层130(例如阴极)的多层结构组成。虽然p+掺杂层112和122中的每一个在上面被称为阳极，但它们每一个也可以用作阴极，取决于每个相应的晶闸管的电气操作。虽然n+掺杂层130在上面被称为阴极，但它也可以用作阳极，取决于每个相应的晶闸管的电气操作。
如在本文提到的，术语“n+”和“p+”应分别指代重掺杂n型和p型半导体。例如，硅的n+掺杂层可以由诸如砷、磷、另一第15族元素(如在新IUPAC***下理解的)等n型掺杂剂或任何其它适当的n型掺杂剂掺杂到大于或等于大约1E18掺杂剂/cm3的浓度。例如，硅的p+掺杂层可以由诸如硼、另一第13族元素(如在新IUPAC***下理解的)等p型掺杂剂或任何其它适当的p型掺杂剂掺杂到大于或等于大约1E18掺杂剂/cm3的浓度。例如，可以在费米狄拉克统计的波尔兹曼近似不再适用时的浓度下掺杂重掺杂材料。例如，重掺杂材料可以被掺杂到衰退掺杂条件。如在本文提到的，术语“n-”和“p-”应分别指代轻掺杂n型和p型半导体。例如，硅的n-掺杂层可以由诸如砷、磷、另一第15族元素等n型掺杂剂或任何其它适当的n型掺杂剂掺杂到等于或小于大约1E15掺杂剂/cm3的浓度。例如，硅的p-掺杂层可以由诸如硼、另一第13族元素等p型掺杂剂或任何其它适当的p型掺杂剂掺杂到等于或小于大约1E15掺杂剂/cm3的浓度。
虽然示出图1，以使第一晶闸管110被标记有与第二晶闸管120的区122、124和126分开的区112、114和116，但是应理解，区112和122可以由相同的第一半导体层形成，区114和124可以由相同的第二半导体层形成，并且区116和126由相同的第三半导体层形成。
虽然第一晶闸管110和第二晶闸管120被示为具有p+重掺杂层112、122和n+掺杂阴极层130的pnpn结构，应理解，第一晶闸管110和第二晶闸管120可以被实现为npnp结构、其它适当的掺杂分布或异质结结构的任何组合。对于在接通切换期间或在保持持续时的接通单元(例如第一晶闸管110)，少数空穴135从p-基极116被注入到n+阴极130中并随着它们逐渐与阴极130内的多数电子复合而扩散远离接通单元(例如包括第一晶闸管110)。因为少数空穴具有高达微米范围的扩散长度，甚至在重掺杂区中(例如在阴极130中)也如此，这些空穴中的一些可以扩散到附近的关断单元(例如第二晶闸管120)并使它们切换到亚稳态或接通状态。过分简单化的解决方案是通过使用较深或较宽的沟槽隔离来增大接近扩散长度的最近的p-基极(例如p-基极126)结间距。使用较深的沟槽隔离的挑战是如上面讨论的在制造过程中的较大复杂度，并且使用较宽的沟槽隔离的挑战是使缩放变得困难的较大单元尺寸。
第一类型
用于减小在晶闸管单元之间的干扰效应的一个解决方案是在阴极或阴极线内部创建少数载流子寿命抑制器(MCLK)区，以使少数载流子在它们可以扩散到附近的关断单元中之前复合。如在本文提到的，少数载流子应被理解为指半导体材料内的在给定操作温度下与相应的多数载流子相比在浓度上更不充足的电荷载流子的类型(例如电子或空穴)。例如，在n型材料中，少数载流子是空穴，而多数载流子是电子。例如，在p型材料中，少数载流子是电子，而多数载流子是空穴。还应理解，第一半导体区内的少数载流子在它们越过第二半导体区时可被认为是多数载流子。例如，在pn二极管中，二极管的p型掺杂材料内的少数载流子电子在它们从二极管的p型掺杂材料越过界面进入二极管的n型掺杂材料时变成多数载流子。
如在本文提到的，少数载流子寿命应被理解为指少数载流子与材料内的多数载流子复合所需的平均时间。影响少数载流子寿命的因素包括材料内的复合中心的浓度。当复合中心的数量增加时，少数载流子寿命减小。少数载流子扩散长度通过下式与少数载流子寿命有关：
其中少数载流子扩散长度(L)等于少数载流子的扩散度(D)和少数载流子寿命(T)的乘积的平方根。
如在本文提到的，少数载流子寿命抑制器区、MCLK区、MCLK材料、少数载流子寿命衰减器(MCLA)区、MCLA区、MCLA材料、减小的少数载流子寿命(RMCL)区、RMCL区或RMCL材料应被理解为减小少数载流子寿命的任何材料或区。对于单元性能考虑因素，还期望的是所引入的MCLK区不明显增加阴极或阴极线的电阻且不影响晶闸管切换特性。阴极或阴极线的增加的电阻将减小对连接到较高电阻的阴极或阴极线的晶闸管单元的读和写操作的速度。由于跨阴极的段的累积电阻下降，阴极或阴极线的增大的电阻也可以约束交叉点阵列的最大尺寸。这样的累积电阻下降减小了来自位于阵列的中心附近的存储器单元的读裕度。MCLK材料的示例包括金属、金属硅化物、硫属化物、金属氧化物、原位或离位掺杂n+或p+硅、任何其它适当的化合物或其任何组合。
在MCLK区的一些实施例中，导体被嵌入阴极或阴极线内部，其中导体沿着从接通单元到关断单元的少数载流子扩散路径被物理地放置。诸如金属或金属硅化物等导体满足这些要求，因为那些材料不仅具有低电阻率(例如小于40μΩ-cm)，而且具有非常有效地消除少数载流子的短少数载流子寿命。可用作MCLK材料的其它适当材料包括硫属化物、金属氧化物或任何其它适当材料。这些MCLK材料可以具有低电阻率且因而具有高导电性，且也可以具有便于复合的高陷阱态密度，从而减小少数载流子寿命。
图2示出使用本公开的第一实施例的4x4单元阵列。在该单元设计中，主阴极线254(例如由金属、金属硅化物或任何其它适当的MCLK区形成)通过比主阴极线(例如254、255)延伸得更深的沟槽隔离297与另一主阴极线255分开。每个主阴极线(例如254、255)接触在阴极线之上的多个垂直pnpn晶闸管(例如210、220、291)。例如，主阴极线254接触在主阴极线254之上的pnpn晶闸管210和220。主阴极线(例如254、255)被定向在被标记为B-B’的方向上。阳极接入线(未示出)在正交于主阴极线(例如254、255)的方向上连接到顶部p+区。例如，阳极接入线在被标记为A-A’的方向上连接到晶闸管210和291的顶部p+区。在一些实施例中，每个主阴极线(例如254、255)形成在相应的辅阴极线(例如234、235)之上，以便降低在相应的主阴极线和衬底240之间的电容。例如，辅阴极线(例如234、235)可以是由于在辅阴极线(例如234、235)和衬底240之间的结处的较高耗尽宽度而降低电容的n-掺杂区，以带来较低的结电容。
因为由接通单元(例如210)产生的少数载流子流到主阴极线(例如254)中并在其中复合，较少的少数载流子扩散到相邻关断单元(例如在被标记为B-B’的方向上位于同一主阴极线上的220)中。例如，较少的少数载流子可以从单元210的阴极218通过阴极线254通过单元220的阴极228和基极226扩散。相应地，因为较少的少数载流子扩散到相邻关断单元，在相邻关断单元上的单元干扰效应降低了。此外，使用由诸如金属或金属硅化物等MCLK材料组成的掩埋主阴极线消除了在单元(例如210)和衬底240之间的寄生pnp双极结晶体管(BJT)。例如，参考图1，寄生pnp BJT可以由p-基极116、n+阴极130和p-衬底140形成。参考图2，在p-基极216、n+阴极218和p-衬底240之间由MCLK区形成主阴极线254消除了寄生pnpBJT。因此，因为寄生BJT被消除，来自阳极接入线(未示出)的阳极电流可以完全流动通过单元(例如210)、通过阳极(例如212)、通过阴极(例如218)并接着通过主阴极线(例如254)。这进一步实现了，除了阳极线(未示出)以外或作为阳极线(未示出)的替代而从主阴极线(例如254、255)进行读操作。
寄生BJT的消除也降低了在阳极接入线的方向上(例如在被标记为A-A’的方向上)在相邻单元之间的干扰效应。例如，可以降低在相邻单元210和291之间的干扰效应。在阳极接入线的方向上(例如在被标记为A-A’的方向上)在晶闸管单元(例如210、291)之间的干扰效应的降低便于在晶闸管单元(例如210、291)之间使用较浅的沟槽隔离。例如，将第一单元(例如210)与第二单元(例如291)分开的沟槽隔离(例如297)的深度可以从700nm减小到400nm，接近2倍的减小。
图2中描绘的主阴极线(例如254、255)可以是由任何适当的MCLK材料组成的导体区。虽然主阴极线(例如254、255)在附图中被描绘为与沟槽隔离(例如297)的边缘对准，但是每个主阴极线可以侵入到n+阴极区中。虽然已经在pnpn晶闸管存储器单元的上下文中描述了图2，应理解，在本文所述的概念可以适用于npnp晶闸管单元或在交叉点存储器中的任何其它类型的单元。
图3示出根据本公开的一些实施例的包括MCLK区的单元阵列的横截面视图。图3中示出的横截面视图类似于图2中被标记为B-B’的横截面视图。图3中示出的横截面视图也类似于图1中示出的横截面视图。图3包括第一晶闸管310、第二晶闸管320和将第一晶闸管310与第二晶闸管320分开的隔离绝缘体区360。图3的第一晶闸管310可以相应于图1的第一晶闸管110和图2的晶闸管210。第二晶闸管320可以相应于图1的第二晶闸管120和图2的晶闸管220。隔离绝缘体区360可以相应于图1的隔离绝缘体区160和图2的隔离绝缘体区260。
第一晶闸管310可以由多个层组成，多个层包括第一导电类型(例如pnpn晶闸管结构中的p型或npnp晶闸管结构中的n型)的第一半导体层312、第二导电类型(例如pnpn晶闸管结构中的n型或npnp晶闸管结构中的p型)的第二半导体层314、第一导电类型(例如pnpn晶闸管结构中的p型或npnp晶闸管结构中的n型)的第三半导体层316、或第二导电类型(例如pnpn晶闸管结构中的n型或npnp晶闸管结构中的p型)的第四半导体层318。
例如，第一晶闸管310可以由包括p+掺杂层312(例如阳极)、n-掺杂层314(例如第一基极)、p-掺杂层316(例如第二基极)和n+掺杂层318(例如阴极)的多层结构组成。第二晶闸管320可以类似地由多层结构组成。例如，第二晶闸管可以由包括p+掺杂层322(例如阳极)、n-掺杂层324(例如第一基极)、p-掺杂层326(例如第二基极)和n+掺杂层328(例如阴极)的多层结构组成。虽然p+掺杂层312和322中的每个在上面被称为阳极，但是它们每个也可以用作阴极，取决于每个相应的晶闸管的电气操作。由MCLK材料组成的主阴极线354连接第一晶闸管310的第一阴极318和第二晶闸管320的第二阴极328。在一些实施例中，主阴极线354形成在辅阴极线334之上，辅阴极线334形成在衬底340上。辅阴极线可以由第二导电类型的轻掺杂半导体区形成。例如，辅阴极可以由n-硅组成。
图4A到15A和图4B到15B示出根据本公开的一些实施例的作为用于制造包括MCLK区的晶闸管存储器单元的阵列的过程的部分的单元阵列的横截面视图。例如，图4A到15A和4B到15B可以示出制造在图2中示出的实施例中所示的晶闸管结构的过程。图4A到15A中的每个被示为沿着阳极线(例如沿着图2中被标记为A-A’的方向)的横截面视图。图4B到15B中的每个被示为沿着阴极线(例如沿着图2中被标记为B-B’的方向)的横截面视图。虽然使用由掺杂硅制造的pnpn晶闸管结构示出图4A和4B中的结构，但是可以使用所描述的工艺步骤来应用于由掺杂硅制造的npnp晶闸管结构或应用于由在化合物半导体(例如GaAs、InAs、SiGe和任何其它适当的化合物半导体)之间的异质结组成的晶闸管异质结构。
图4A和4B示出包括在p-衬底480上制造的氮化物层410(例如由氮化硅或用于硬掩模的任何其它适当材料组成)、焊盘氧化物层420(例如由二氧化硅或任何其它适当缓冲层组成)、p+层430、n-层440、p-层450、n+层460和n-层470的结构的横截面视图。层430、440、450、460、470和衬底480中的每个可以由硅、硅锗或任何其它适当的半导体组成。图4A和4B示出在执行光刻和蚀刻以沿着如图4A所示的阳极线在氮化物层410和焊盘氧化物层420中限定出多个平行条带之后的结构。例如，在图2中被标记为A-A’的方向上多个平行条带形成在沿着阳极线的位置处，并且每个平行条带平行于图2中被标记为B-B’的方向延伸。氮化物层(410)和焊盘氧化物层(420)被蚀刻以形成用于将硅沟槽蚀刻到n-层470之下的深度的硬掩模。例如，可以使用任何适当的干法蚀刻工艺(例如RIE、等离子体蚀刻、溅射或任何其它适当的干法蚀刻工艺)或湿法蚀刻工艺将包括p+层430、n-层440、p-层450、n+层460、n-层470和p-衬底480的多个层蚀刻到p-衬底480中的在n-层470之下的深度。蚀刻多个层导致多个半导体叠置体(491、493)被多个沟槽(494、496、498)分开。在蚀刻过程之后，半导体叠置体(491、493)中的每一个可以是可以包括氮化物层410的部分、焊盘氧化物层420的部分、p+层430的部分、n-层440的部分、p-层450的部分、n+层460的部分和n-层470的部分的层的条带。图4B示出沿着阴极线(例如在图2中被标记为B-B’的方向上)的结构。
图5A和5B示出在绝缘体490(例如二氧化硅、氮化硅或任何其它适当绝缘体)被沉积、平面化和深蚀刻之后的图4A和4B的结构的横截面视图。可以使用各向异性或非共形沉积方法(例如溅射、等离子体增强化学气相沉积(PECVD)、或任何其他适当的各向异性或非共形沉积方法)或使用各向同性或共形沉积方法(例如化学气相沉积(CVD)或任何其它适当的各向同性或共形沉积方法)来沉积绝缘体。绝缘体也可以沿着半导体叠置体(491、493)的侧壁和多个沟槽(491、493、498)的底部共形地生长(例如通过湿法或干法热氧化)。如果蚀刻步骤在诸如氧和水等氧化物质不可透过的侧壁上留下钝化层，则绝缘体可以选择性地生长在多个沟槽(491、493、498)的底部。各向异性或非共形沉积方法可以用于避免在沟槽的侧壁上形成间隔体。在一些实施例中，剩余绝缘体(490)将多个沟槽的底部覆盖到在n+层460和n-层470之间的n+/n-结之上10nm～50nm的水平。
图6A和6B示出在牺牲材料被沉积并深蚀刻以形成牺牲层495之后的图5A和5B的结构的横截面视图。在一些实施例中，牺牲层495在相同的蚀刻化学制品下可以具有与氮化物层410的蚀刻速率不同的蚀刻速率，以使牺牲层495可以在比氮化物层410更快的速率下进行蚀刻。牺牲层495可以由碳、二氧化硅、非晶硅、任何其它适当的牺牲材料或其任何组合组成。在一些实施例中，在深蚀刻之后，剩余牺牲层495只存在于多个沟槽(494、496、498)中。在一些实施方式中，硅沟槽中的剩余牺牲层495具有5nm～20nm的厚度。为了避免沿着沟槽的侧壁形成间隔体，各向异性或非共形沉积方法可以用于沉积牺牲层495。
图7A和7B示出在沿着多个沟槽(484、496、498)的侧壁形成间隔体405之后的图6A和6B的结构的横截面视图。间隔体405可以由绝缘材料(例如氮化硅、二氧化硅、任何其它适当的绝缘材料或其任何组合)形成。为了形成间隔体，可以使用各向同性或共形沉积方法沉积绝缘材料层。替代地或此外，在沉积绝缘材料层之前，可以通过多个半导体叠置体(493、495)的硅的热氧化形成二氧化硅层。可以使用各向异性蚀刻来蚀刻绝缘材料层以沿着多个半导体叠置体(493、495)的侧壁形成间隔体405。
图8A和8B示出在牺牲层495被选择性地移除(例如通过干法蚀刻或湿法蚀刻)以暴露在间隔体405之下的沟槽底部附近的半导体侧壁的一部分之后的图7A和7B的结构的横截面视图。半导体侧壁的部分可以是多个半导体叠置体(493、495)的n+层460的部分。例如，间隔体405可以由氧化硅组成，牺牲层495可以由氮化硅组成，且绝缘体490可以是氧化硅。可以通过以比蚀刻氧化硅更快的速率蚀刻氮化硅的工艺(例如使用磷酸(H3PO4)的湿法蚀刻或使用大于80％含量的相对于CHF3的高浓度氮(N2)的干法蚀刻)来选择性地蚀刻由氮化硅组成的牺牲层495。例如，间隔体405可以由氮化硅组成，牺牲层495可以由二氧化硅组成，且绝缘体490可以是氮化硅。可以通过工艺(例如使用小于50％含量的相对于CHF3的低浓度氮(N2)的干法蚀刻)来选择性地蚀刻由氧化硅组成的牺牲层495。在Li,Y.X.,P.J.French和R.F.Wolffenbuttel的“Selective reactive ion etching of silicon nitride oversilicon using CHF3with N2addition”(Journal of Vacuum Science&Technology B13.5(1995):2008-2012)中讨论了选择性干法蚀刻化学制品的示例。
图9A和9B示出在金属膜415在整个晶圆表面之上沉积到预定厚度之后的图8A和8B的结构的横截面视图。可以使用物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)来沉积金属膜415。也可以在沟槽(未示出)的底部而不是共形膜处通过沉积和深蚀刻形成金属膜415以减小在除了沟槽的底部之外的区域中的可能的金属反应。在一些实施例中，金属可以是与硅形成稳定合金的难熔金属和/或过渡金属。例如，稳定合金可以是金属硅化物。选择金属以使得在硅化期间金属原子是占优势的扩散物质，而不是硅原子。可以在菲克定律的上下文中理解在硅化过程期间金属原子和硅原子的扩散：
J＝-D*ΔC (方程2)
其中J是扩散物质(例如硅中的金属原子或金属中的硅原子)的通量，D是扩散物质的扩散度，并且ΔC是扩散物质的浓度梯度。如在本文提到的，术语“占优势的扩散物质”应被理解为指在给定工艺温度下并且在第一材料与第二材料之间的界面处具有比第二材料到第一材料中的扩散通量(J2)更高的到第二材料中的扩散通量(J1)的第一材料。例如，钴原子在某工艺温度下在硅和钴之间的界面处具有比硅原子到钴中的扩散通量更高的到硅中的扩散通量。
比第二材料在第一材料中的通量(J21)更高的第一材料在第二材料中的扩散通量(J12)可以由比第二材料在第一材料中的扩散度(D21)更高的第一材料在第二材料中的扩散度(D12)引起，和/或可以由比第二材料在第一材料内的浓度梯度(ΔC12)更大的第一材料在第二材料内的浓度梯度(ΔC12)引起。第一材料在第二材料内的浓度梯度(ΔC12)可以受到在第一材料和第二材料之间的界面处的第一材料的浓度(Co12)和第一材料在第二材料(Cs12)内的固体可溶性的影响。例如，在界面处的第一材料的浓度可以取决于第一材料的密度，其又可以取决于第一材料的结晶度和第一材料的晶格常数。单晶膜倾向于具有比多晶膜更高的密度，多晶膜倾向于具有比非晶膜更高的密度。此外，具有较小晶格常数的材料倾向于比具有较大晶格常数的材料具有更高的密度。相应地，具有较小晶格常数的结晶材料在界面处可以比具有较大晶格常数的非晶材料具有更高的浓度。在第一材料和第二材料之间的界面处的第一材料在第二材料内的浓度(Ci12)可以受到第一材料在第二材料内的固体可溶性(Cs12)的限制。相应地，虽然第一材料在界面处可以比第二材料具有更高的密度且因此具有更高的浓度，但界面处的第一材料在第二材料内的浓度(Ci12)可以更低，如果第一材料的固体可溶性(Cs12)低于浓度(Ci12)。
选择在硅化期间是占优势的扩散物质的金属，因为较大百分比的硅化物将形成到硅中而不是金属中。硅化物形成到硅中而不是金属中有助于完全形成穿过形成晶闸管的半导体叠置体(例如491)的一部分(例如n+层460)的硅化物，如下面参考图10A和10B进一步讨论的。此外，优选地进入硅而不是金属中的硅化物的形成可以减小在硅中形成孔隙。在一些实施例中，金属可以是来自元素周期表的第9族金属或第10族金属中的任一个的过渡金属。第9族金属包括钴。第10族金属包括镍、铂和钯。与第4族(例如钛)和第5族金属(例如钽)相比，这些金属倾向于是在硅化反应期间占优势的扩散物质。在第4族和第5族金属的硅化反应中，硅倾向于是占优势的扩散物质。
图10A和10B示出在执行热退火步骤以首先形成穿过硅侧壁开口的导体区425之后的图9A和9B的结构的横截面视图。在一些实施例中，导体区425可以由金属硅化物组成和/或可以是第一金属硅化物区。在一些实施例中，在快速热退火(RTA)装置中执行热退火步骤，并可以在两个或更多不同温度下完成热退火步骤。因为金属原子是在硅化过程期间占优势的扩散物质，导体区425中的金属硅化物实质上形成到n+层(460)中。在一些实施例中，金属硅化物可以形成到n-层(470)中。在一些实施例中，沉积的金属厚度和退火时间被设计成使得导体区425中的金属硅化物在n+层460内完全融合在一起，如在图10A中所示(沿着被标记为A-A’的方向)，并且如在图10B中被示为硅化物的连续线(沿着被标记为B-B’的方向)所示。例如，金属415(在图9A和9B中示出)和硅可以起反应以形成第二金属硅化物区426和第三金属硅化物区427，直到第二金属硅化物区426和第三金属硅化物区427融合以在导体区425中形成第一金属硅化物区为止。在下文中，未反应的金属由蚀刻剂(例如湿法蚀刻剂、干法蚀刻剂、任何其它适当的蚀刻剂或其任何组合)移除，并且连续导体区425(例如由金属硅化物或其它适当材料形成)沿着每个主阴极线(例如在图2中所示的主阴极线254)形成在n+层460之下。导体区425(例如由金属硅化物或其它适当材料形成)可以相应于图2中的主阴极线254和255中任一个。虽然导体区425中的金属硅化物在图10A和10B中被示为在n+层460处完全穿透半导体叠置体(例如493、495)，在一些实施例中，金属硅化物可以部分地穿透半导体叠置体(例如493、495)，因为第二金属硅化物区426和第三金属硅化物区427在两个金属硅化物区(例如426、427)之间留下了间隙(未示出)。应理解，上面讨论的形成金属硅化物的过程可能不产生化学计量金属硅化物材料。然而，非化学计量金属硅化物材料仍然可以具有低电阻率和低少数载流子寿命的性质以有效地使少数载流子在非化学计量材料内复合。
图11A和11B示出在沉积绝缘体(例如氧化硅、氮化硅或任何其它适当的绝缘体)并平面化以用绝缘体填充在多个沟槽(例如图10A的沟槽494、496、498)中以形成隔离绝缘体区497之后的图9A和9B的结构的横截面视图。在一些实施例中，隔离绝缘体也可被称为沟槽隔离、浅沟槽隔离或沟槽氧化物。侧壁间隔体405可以任选地在沟槽氧化物填充之前被移除。在一些实施例中，侧壁间隔体405(例如通过热氧化而形成)可以使在间隔体与硅之间的界面处的界面陷阱钝化，并且如果在沟槽氧化物填充之前未被移除则可以提高性能。在一些实施例中，可以通过各向同性或共形沉积方法沉积绝缘体。在一些实施例中，可以使用各向异性或非共形沉积方法沉积绝缘体。在一些实施例中，通过化学机械抛光(CMP)来完成平面化。在抛光之后，沟槽氧化物实质上与氮化物410的顶表面在同一水平上。
图12A和12B示出在使用光刻步骤沿着阳极线的方向限定出多个光致抗蚀剂条带(例如，在沿着被标记为B-B’的方向的位置处，其中每个光致抗蚀剂条带平行于图2和12A中被标记为A-A’的方向延伸)(未示出)之后的图11A和11B的结构的横截面视图。在蚀刻氮化物410和焊盘氧化物420以及光致抗蚀剂移除之后，形成矩形开口，如图12B所示(例如，在沿着被标记为B-B’的方向的位置处，其中每个矩形开口平行于图2和12A中被标记为A-A’的方向延伸)。在一些实施例中，矩形开口可以在一个方向上(例如沿着图12A中被标记为A-A’的方向)以隔离绝缘体区497为边界，并且在另一方向上(例如沿着图12B中被标记为B-B’的方向)以氮化物为边界。
图13A和13B示出在使用氮化物层410和焊盘氧化物层420作为硬掩模将多个沟槽(例如464、466、468)蚀刻到暴露的硅区中之后的图12A和12B的结构的横截面视图。多个沟槽(例如464、466、468)在图13B中被示为沿着阴极线(例如在沿着被标记为B-B’的方向的位置处，其中每个沟槽平行于图2和13A中被标记为A-A’的方向延伸)。多个沟槽可以分开多个半导体叠置体(例如482、484)。在一些实施例中，使用端点检测，以使硅蚀刻在导体区425(例如由金属硅化物或其它适当材料形成)处停止。在一些实施例中，诸如反应离子蚀刻(RIE)等各向异性蚀刻方法可以用于蚀刻多个沟槽(例如464、466、468)，以便实现多个沟槽的高深宽比。例如，多个沟槽的深宽比可以大于100。例如，多个沟槽的深宽比可以大于70。例如，多个沟槽的深宽比可以大于50。例如，深宽比可以大于40。
图14A和14B示出在沉积绝缘体(例如氧化硅或任何其它适当的绝缘体)以填充沿着阴极线的图13B所示的多个沟槽(例如464、466、468)以及绝缘体的平面化以形成隔离绝缘体区467之后的图13A和13B的结构的横截面视图。可以执行任选的深蚀刻以使隔离绝缘体(未示出)凹陷。
图15A和15B示出在移除氮化物层410和焊盘氧化物层420(例如通过湿法蚀刻、干法蚀刻、CMP或用于移除的任何其它适当方法)之后的图14A和14B的结构的横截面视图。图15A和15B所示的结构类似于图2和图3中所示的结构。例如，图15A中的半导体叠置体491相应于图2中的晶闸管291，图15B中的半导体叠置体482相应于图2中的晶闸管210和图3中的第一晶闸管310，半导体叠置体484相应于图2中的晶闸管220和图3中的第二晶闸管320。图15A和15B中的导体区425相应于图2中的主阴极线254和图3中的主阴极线354。图15B的n-层470相应于图2的辅阴极线234和图3的辅阴极线334。
图16示出根据本公开的一些实施例的包括MCLK区的4x4单元阵列。图16的结构的起始层类似于图2、4A-15B和4B-15B中所示的结构，除了p+层430最初未被包括以外。图16中的主阴极线1634相应于图2中的主阴极线254和图10A-15A及图10B-15B中的导体区425。图16中的辅阴极线1634相应于图2中的辅阴极线234和图10A-15A及图10B-15B中的n-层470。图16中的衬底1640相应于图2中的衬底240和图4A-15A及图4B-15B中的衬底480。在沟槽形成之后(例如在图15A和15B所示的步骤之后)生长岛区(例如岛区1646)。可以通过选择性外延与原位掺杂来生长岛区(例如岛区1646)以形成硅的单晶p+岛。在沟槽形成之后形成p+岛的这个过程允许形成较浅沟槽，以避免与深沟槽形成相关联的问题，例如在蚀刻期间的膨胀、在深沟槽的填充期间的小孔、和机械不稳定性，如前面讨论的。在一些实施例中，可以通过选择性外延在800℃-900℃之间的温度或低于所述温度下生长p+岛，以便减小在前面形成的层(例如n-层440、p-层450、n+层460或任何其它前面形成的掺杂层)中的掺杂剂再分布效应。
类似于用于形成图16所示的阵列的方法，在一些实施例中，形成pnpn结构的起始层可以包括n-/n+/p-层(未示出)。例如，起始层可以类似于图4A和4B中所示的层，除了p+层430和n-层440未被包括以外。n-层440和p+层430都可以在沟槽形成之后通过选择性外延与原位掺杂而生长。
第二类型
减小晶闸管单元之间的干扰效应的另一解决方案是在阴极内部创建少数载流子势垒，以使它阻挡少数载流子(例如n+阴极或阴极线内部的空穴)扩散到关断单元内。对于单元性能考虑因素，期望的是引入的势垒不明显增加阴极电阻且不影响晶闸管切换特性。因此，实施例是在阴极或阴极线内部嵌入比构成阴极的材料(例如硅、化合物半导体或任何其它适当的半导体)具有更窄的带隙(Eg)还具有与构成阴极的材料的电子亲和势实质上相同的电子亲和势的另一材料。例如，各自的电子亲和势相差小于50毫电子伏(meV)的两种材料可以被认为具有实质上相同的电子亲和势。在具有n+阴极的pnpn结构的情况下(其中少数载流子是空穴)，Eg差应来自价带偏移(ΔEv)以形成少数载流子空穴的势垒。在具有p+阴极的npnp结构的情况下(其中少数载流子是电子)，Eg差应来自导带偏移(ΔEc)以形成少数载流子电子的势垒。作为非限制性示例，应变的硅锗(SiGe)可以满足在在pnpn结构中形成n+阴极中的少数载流子空穴的势垒的要求。
图17示出根据本公开的一些实施例的包括在阴极中形成的少数载流子势阱的单元阵列的横截面视图。图17中所示的横截面视图类似于图1中所示的横截面视图，除了图1的阴极130被分成是第一晶闸管1710的部分的第一阴极1732、是第二晶闸管1720的部分的第二阴极1733、充当来自第一阴极1732和第二阴极1733的少数载流子的势阱区的第一阴极线1750、以及第二阴极线1734。图17的衬底1740相应于图1的衬底140。图17的隔离绝缘体区1760相应于图1中的隔离绝缘体区160。
图17中的第一晶闸管1710的第一半导体层1712(例如p+阳极)相应于图1中的第一晶闸管110的第一半导体层112。图17中的第一晶闸管1710的第二半导体层1714(例如n-基极)相应于图1中的第一晶闸管110的第二半导体层114。图17中的第一晶闸管1710的第三半导体层1716(例如p-基极)相应于图1中的第一晶闸管110的第三层116。图17中的第二晶闸管1720的第一半导体层1722(例如p+阳极)相应于图1中的第二晶闸管120的第一半导体层122。图17中的第二晶闸管1720的第二半导体层1724(例如n-基极)相应于图1中的第二晶闸管120的第二半导体层124。图17中的第二晶闸管1720的第三半导体层1726(例如p-基极)相应于图1中的第二晶闸管120的第三半导体层126。
在一些实施例中，第一阴极线1750的势阱区可以是在阴极内部的化合物半导体的薄层。例如，第一阴极线1750的势阱区可以是在n+硅阴极(例如在第一阴极1732与第二阴极线1734之间和在第二阴极1733与第二阴极线1734之间)内部的Si1-xGex的薄层，以使在第一阴极线1750的势阱区中收集的少数空穴不容易扩散到相邻关断单元(例如第二晶闸管1720)中。在术语Si1-xGex中，x表示在形成势阱区的SiGe区内的Ge含量的摩尔分数。价带偏移(ΔEv)是势阱区的Ge含量的函数。在一些实施例中，由大于或等于10％的Ge摩尔分数产生的ΔEv>100meV(毫电子伏)可能是优选的。在一些实施例中，小于或等于50％的Ge摩尔分数可能是优选的。少数载流子空穴可以被约束到第一阴极线1750的势阱区，其中它们复合或漂移出到阴极拾取器(未示出)处的漏极。在一些实施例中，势阱区和第一阴极线1750可以具有在20纳米与300纳米之间的厚度或在50纳米与300纳米之间的厚度。
图18示出根据本公开的一些实施例的图17中的单元阵列的能带图。图18的能带图相应于图17中被标记为C-C’的横截面方向。能带图包括相应于图17中的第一半导体层1722的p+阳极区1822、相应于图17中的第二半导体层1724的n-基极区1824、相应于图17中的第三半导体层1726的p-基极区1826、相应于图17中的第二阴极1733的n+阴极区1833、相应于图17中的第一阴极线1750的n+SiGe阴极区1850、相应于图17中的第二阴极线1734的n+阴极区1834、和相应于图17中的衬底1740的p-Si区1840。图18示出在来自硅锗合金的薄层的n+硅阴极区内部的区1850中的空穴势阱。n+掺杂的阴极区可以共同指相应于区1833、1850和1834的Si/SiGe/Si异质结构。
在区1833与1850之间以及1850与1834之间的导带边缘间断(ΔEc)小于50meV并被忽略。例如，区1833的导带边缘相应于第一电子亲和势1841，并且区1850的导带边缘相应于第二电子亲和势1851。区1822、1824、1826、1834和1840的电子亲和势都可以与第一电子亲和势1841相同。例如，如果区1822、1824、1826、1834和1840由硅组成，则所述区可以具有接近4.05eV的电子亲和势。区1850的第二电子亲和势1851可以实质上与第一电子亲和势1841相同。例如，区1850可以是具有与硅的4.05eV第一电子亲和势相差50meV或更小的第二电子亲和势1851的硅锗化合物。因为第一电子亲和势1841和第二电子亲和势1851实质上是相同的，所以空穴势阱的阱深由在区1833的第一价带边缘1843与区1850的第二价带边缘1853之间的差产生。阱深可以被计算为在区1833的第一带隙1810与区1834的第二带隙1820之间的差。例如，区1833可以是硅，并且第一带隙1810可以是大约1.1eV。例如，区1850可以是在Si0.9Ge0.1的组分下具有大约1eV的带隙的硅锗化合物，其中锗的摩尔分数是10％。第一带隙1810可以被计算为在第一电子亲和势1841与第一价带边缘1843之间的差，并且第二带隙1820可以被测量为在第二电子亲和势1851与第二价带边缘1853之间的差。价带中的空穴的阱深可以在从100meV到400meV的范围内，并且可以由SiGe区1850的Ge含量来调节。空穴势阱从接通单元收集少数空穴并防止它们扩散到关断单元中。
在与图18中所示的结构有关的一些实施例中，>＝～300meV的较深的阱(例如通过使用较大的Ge含量形成)或较长的阱(例如由较厚的SiGe层形成)可以用于增加可以在区1850中的空穴势阱中存储并复合的少数空穴的数量。在一些实施例中，可以提供针对少数空穴的漏极，以使到漏极的空穴势垒低于到相邻单元的空穴势垒。在一些实施例中，漏极可以被设计成具有对电子和空穴都是欧姆性的接触部。该漏极(未示出)可以由通往区1850(例如由SiGe组成)中的势阱的SiGe或金属插头接触部制成。在一些实施例中，由相应于区1833、1850和1834的Si/SiGe/Si异质结构形成的n+阴极中的势阱消除了与衬底一起形成的寄生BJT(例如在图1中的p-区126、n+区130和p-衬底140之间)和在第一晶闸管110与第二晶闸管120之间(例如在图1中的p-区116、n+区130和p-区126之间)形成的寄生BJT。因为寄生BJT被消除，与寄生BJT相关联的寄生电流也被消除。相应地，除了阳极线(未示出)以外或作为对阳极线(未示出)的替代，还可以通过测量来自阴极线的电流来执行读操作。
图19示出根据本公开的一些实施例的包括在阴极中形成的势垒的单元阵列的横截面视图。图19中所示的横截面视图类似于图1和17中所示的横截面视图，除了图1的阴极130被分成是第一晶闸管1910的部分的第一阴极1932、是第二晶闸管1920的部分的第二阴极1933、充当阴极内的少数载流子的势阱区的第一阴极线1950、以及第二阴极线1936。图19的衬底1940相应于图1的衬底140。图19的隔离绝缘体区1960相应于图1中的隔离绝缘体区160。图19中的第一晶闸管1910的第一半导体层1912(例如p+阳极)相应于图1中的第一晶闸管110的第一半导体层112。图19中的第一晶闸管1910的第二半导体层1914(例如n-基极)相应于图1中的第一晶闸管110的第二半导体层114。图19中的第一晶闸管1910的第三半导体层1916(例如p-基极)相应于图1中的第一晶闸管110的第三层116。图19中的第二晶闸管1920的第一半导体层1922(例如p+阳极)相应于图1中的第二晶闸管120的第一半导体层122。图19中的第二晶闸管1920的第二半导体层1924(例如n-基极)相应于图1中的第二晶闸管120的第二半导体层124。图19中的第二晶闸管1920的第三半导体层1926(例如p-基极)相应于图1中的第二晶闸管120的第三半导体层126。
在一些实施例中，通过使用在第一阴极线1950(例如n+SiGe区)之下的第二阴极线1936(例如由p型掺杂SiGe形成)的通往衬底1940(例如p阱/p衬底)的少数空穴的漏极。阴极(例如第二阴极1933、第一阴极线1950和第二阴极线1936)可以包括在第二阴极1933(例如由n+硅形成)与第一阴极线1950(例如由n+硅锗形成)之间的界面1956(例如Si/SiGe异质结)处的少数载流子的势垒。阴极(例如第二阴极1933、第一阴极线1950和第二阴极线1936)可以包括在第一阴极线1950(例如由n+硅锗形成)与第二阴极线1936(例如由具有可变组分的p-硅锗形成)之间的第一界面1957(例如在具有不同组分的硅锗的两个区之间的异质结)，其没有衬底1940的对少数载流子(例如空穴)的势垒。阴极(例如第二阴极1933、第一阴极线1950和第二阴极线1936)可以包括在第二阴极线1936(例如由具有不同组分的p-硅锗形成)与衬底1940之间的第二界面1958(例如Si/SiGe异质结)，其没有衬底1940的对少数载流子(例如空穴)的势垒。第二阴极线1936(例如由p-SiGe形成)用于两个目的。第一目的是降低衬底1940的势垒(例如对空穴)，而第二目的是提供缓冲层(例如以使第一阴极线1950中的应变的n+SiGe可以更容易生长在第二阴极线的顶部上)。在一些实施例中，第二阴极线1936是p-SiGe缓冲层并具有从第二界面(例如p-SiGe/p-Si衬底界面)处的～0％Ge改变到第二界面1957(例如n+SiGe/p-SiGe界面)处的20％～50％Ge的渐变Ge含量的可变组分。
图20示出根据本公开的一些实施例的图19中的单元阵列的能带图。图20的能带图相应于图19中被标记为D-D’的横截面方向。能带图包括相应于图19中的第一半导体层1922的p+阳极区2022、相应于图19中的第二半导体层1924的n-基极区2024、相应于图19中的第三半导体层1926的p-基极区2026、相应于图19中的第二阴极1933的n+阴极区2023、相应于图19中的第一阴极线1950的n+SiGe阴极区150、相应于图19中的第二阴极线1936的p-SiGe阴极区2036、和相应于图19中的衬底1940的p-Si区2040。图20示出了其中单侧空穴势垒2056被创建在浅沟槽隔离附近的n+硅阴极区内部的晶闸管单元的能带图。n+掺杂阴极区可以共同指相应于区1833、1850和1834的n+Si/n+SiGe/p-SiGe异质结构。因为没有p-阱/p-衬底2040的空穴势垒，来自接通单元的少数载流子(例如空穴)可以被收集在异质结2056处并漂移到衬底2040(例如p-阱/p-衬底)。在另一方面，该异质结2056阻挡少数载流子(例如空穴)扩散到关断单元中。图20中的第一电子亲和势2041、第二电子亲和势2051、第一带隙2010、第二带隙2020、第一价带边缘2043和第二价带边缘2053可以相应于图18的第一电子亲和势1841、第二电子亲和势1851、第一带隙1810、第二带隙1820、第一价带边缘1843和第二价带边缘1853。
图21示出根据本公开的一些实施例的包括在阴极中形成的少数载流子势阱的模拟单元阵列的横截面视图。图21示出共用同一阴极线的3单元阵列的TCAD模拟。图21的结构相应于在图17-20中所示的结构。例如，区2112、2114、2116、2132、2122、2124、2126、2133、2150、2136和2140可以相应于区1912、1914、1916、1932、1922、1924、1926、1933、1950、1936和1940。界面2156和2157可以相应于界面2056和2057。在将所有单元成功地写到接通状态、关断状态和棋盘图案(例如接通状态和关断状态的棋盘图案)之后，图21示出在1000秒的保持结束时的空穴浓度的图。TCAD模拟展示了技术实现了减小的沟槽隔离深度。图21示出少数空穴势垒2156(例如在区2033和2050之间的2056处或在区1833和1850之间的界面处)对于阻挡少数载流子进入关断单元的阴极区(暗)是有效的。例如，阴极2133保持暗，以展示少数载流子(例如空穴)的低浓度。
图22-24示出根据本公开的一些实施例的作为用于制造晶闸管存储器单元的阵列的过程的部分的横截面视图。图22-24示出用于制造如图17-18中所示的包括势阱的晶闸管单元的阵列的过程流程的一部分。
图22示出第一层2234的形成(例如通过使单晶原位掺杂n+Si外延生长到50nm～200nm的厚度)、第一层2250的形成(例如通过使单晶n+SiGe形成到20nm～200nm的厚度)和第三层2232的形成(例如通过使单晶n+Si形成到50nm～300nm的厚度)以形成势阱。在第三层和第二层之间的界面2256处的异质结可以形成势垒。在一些实施例中，可以通过对半导体的块或薄膜进行掺杂(例如通过离子注入)来形成第一层2234。对于***集成，在单元阵列区中的硅可以被凹陷，并且***可以被诸如氧化物的绝缘体覆盖。目的是具有跨整个晶圆的平坦表面。在一些实施例中，应变的SiGe层2250中的Ge含量可以在从10％到50％的范围内。
图23示出在移除***中的保护氧化物之后在整个晶圆之上形成第四层2202(例如通过生长单晶轻原位掺杂p型硅)。在一些实施例中，可以针对完整的目标叠置体厚度使单元阵列区的硅凹陷。该方法的优点包括对所有晶闸层的原位掺杂，并且因此可以对每个层传达更好的厚度控制。
在一些实施例中，对于在图23中所示的势阱结构的设计，可能有益的是形成势阱(例如由n+SiGe形成)的第二层2250，以使层更厚(例如>50nm)且其对少数载流子的势垒2256(例如在第一层和第二层之间的界面处的空穴能量势垒)更高(例如>100meV)。在一些实施例中，对第二层2250(例如由n+SiGe形成)的欧姆接触是期望的，以使收集的少数空穴中的大部分在沟道中复合或被移除出到接触部(未示出)。
图24示出在第三层2232上的第五层2216、在第五层上的第六层2214和在第六层上的第七层2212的形成。在一些实施例中，第四层2202可以通过随后是退火步骤的离子注入步骤(例如n型掺杂剂的注入)被分成第五层2216(例如硅的p-区)和第六层2214(例如硅的n-区)。在一些实施例中，将第四层2202分成第五层2216和第六层2214的离子注入步骤也将第四层分成第五层2216、第六层2214和第七层2212(例如p-区)。在一些实施例中，构成第七层的区可以在形成硅的岛的过程中在存储器单元的图案化和形成之后被沉积，如上面参考图16讨论的。随后以类似于参考图4A-6A、4B-6B、11A-15A和11B-15B描述的工艺步骤的方式来处理多个层(例如层2250、2223、2216、2214、2212)。应在沟槽蚀刻和深度控制中留意，以使目标沟槽隔离应在过程变化中与n+SiGe重叠。
图25-27示出根据本公开的一些实施例的作为用于制造包括在阴极中形成的势阱的晶闸管存储器单元的阵列的过程的部分的横截面视图。图25-27示出用于制造在图19-20中所示的晶闸管单元的阵列的过程流程的一部分。
图25示出第一层2536的形成(例如通过使单晶原位掺杂p-SiGe外延生长到50nm～100nm的厚度，具有从0％开始并线性地增加到20％～50％的渐变的Ge含量)。在同一CVD室内，第二层2550(例如由单晶n+SiGe形成)和第三层2532(例如由单晶n+Si形成)与图22中所示的层类似地生长。在第三层和第二层之间的界面2556处的异质结可以形成势垒。界面2557可以相应于界面2057，并且界面2558可以相应于来自图20的界面2058。
图26示出第四层2502(例如单晶轻原位掺杂p型硅)的形成，第四层2502接着在***中的保护氧化物的移除之后在整个晶圆之上生长。在一些实施例中，可以针对完整的目标叠置体厚度使单元阵列区的硅凹陷。该方法的优点包括所有晶闸管层的原位掺杂，并且因此可以对每个层传达更好的厚度控制。
图27示出在第三层2532上的第五层2516、在第五层上的第六层2514和在第六层上的第七层2512的形成。在一些实施例中，第四层2502可以通过随后是退火步骤的离子注入步骤(例如n型掺杂剂的注入)被分成第五层2516(例如硅的p-区)和第六层2514(例如硅的n-区)。在一些实施例中，将第四层2502分成第五层2516和第六层2514的离子注入步骤也将第四层分成第五层2516、第六层2514和第七层2512(例如p-区)。在一些实施例中，构成第七层的区可以在形成硅的岛的过程中在存储器单元的图案化和形成之后被沉积，如上面参考图16讨论的。随后以类似于参考图4A-6A、4B-6B、11A-15A和11B-15B描述的工艺步骤的方式来处理多个层(例如层2550、2523、2516、2514、2512)。应在沟槽蚀刻和深度控制中留意，以使目标沟槽隔离应在过程变化中与n+SiGe重叠。
在一些实施例中，参考图3、17和19描述的结构可以被组合，且参考图4A-B到15A-B描述的制造过程可以被相应地修改。在一些实施例中，图3的阴极线354可以包括MCLK材料和势阱。例如，MCLK材料可以被制造为在图17的势阱结构之上的连续区。MCLK材料可以被制造为在硅的第一重掺杂层(例如n+硅或p+硅)上的层。可以在硅锗的重掺杂层(例如p+SiGe或n+SiGe)的顶部上制造硅的第一重掺杂层。可以在硅的第二重掺杂层(例如n+硅或p+硅)的顶部上制造硅锗的重掺杂层。例如，MCLK区可以被制造为在势阱之下的连续区。例如，可以在硅锗的重掺杂层上制造硅的第一重掺杂层，硅锗的重掺杂层被制造在硅的第二重掺杂层上，从而形成势阱。可以在硅的第二重掺杂区之下制造MCLK区。
在一些实施例中，图3的阴极线354可以包括单侧势垒和MCLK区。例如，可以在MCLK区之上制造图19中所示的单侧势垒。在该示例中，少数载流子可以远离单侧势垒被引导到MCLK区中，少数载流子可以在MCLK区中复合。例如，可以在单侧势垒之上制造MCLK区。
在一些实施例中，图3的阴极线354可以包括单侧势垒和势阱。例如，可以在图17中所示的势阱之上制造图19中所示的单侧势垒。在该示例中，少数载流子可以远离单侧势垒被引导到势阱中，少数载流子可以在势阱中复合。例如，可以在单侧势垒之上制造势阱。应理解，可以以任何适当的顺序(例如首先势阱、然后MCLK区，反之亦然)制造前面提到的组合。
虽然实施例和示例使用pnpn型的块垂直晶闸管，本发明同样适用于其它类型的基于晶闸管的单元和阵列。这些包括选通或未选通的块垂直npnp晶闸管、平面横向pnpn或npnp晶闸管。
对于npnp型晶闸管，需要将少数载流子从空穴类型切换到电子类型。这可以通过使用不同的应变或材料来实现。
虽然前面提到的实施例使用pnpn构造来示出替代的单元设计，相同的方法和工艺技术可以用于通过将n型反转到p型来形成npnp叠置体，反之亦然。
出于例示的目的而呈现本描述。其并非旨在是穷尽的或将本发明限制到所描述的精确形式，并且按照上面的教导，很多修改和变化是可能的。附图并不是按比例绘制的，并且是出于例示的目的。选择并描述了实施例，以便最好地解释本发明的原理及其实际应用。本描述将使本领域其他技术人员能够在各种实施例中并利用适合于特定用途的各种修改来最好地利用并实践本发明。本发明的范围由后面的权利要求限定。

Claims (20)

1.多个易失性存储器单元，包括：
第一硅晶闸管，其包括第一阴极；
第二硅晶闸管，其包括第二阴极；
第一阴极线，其由导体材料形成，所述第一阴极线连接所述第一硅晶闸管的所述第一阴极和所述第二硅晶闸管的所述第二阴极；以及
第一隔离绝缘体区，其将所述第一硅晶闸管的第一部分与所述第二硅晶闸管的第二部分分开。
2.如权利要求1所述的多个易失性存储器单元，其中，所述导体材料包括由过渡金属形成的金属硅化物材料，所述过渡金属包括第9族金属和第10族金属的至少其中之一。
3.如权利要求2所述的多个易失性存储器单元，其中，所述金属硅化物材料由所述过渡金属形成，所述过渡金属包括钴、铂、钯和镍的至少其中之一。
4.如权利要求2所述的多个易失性存储器单元，其中，所述金属硅化物材料由在小于900摄氏度的温度下在硅化反应期间具有比硅高的扩散度的所述过渡金属形成。
5.如权利要求1所述的多个易失性存储器单元，其中，所述第一阴极线包括与第二金属硅化物区融合的第一金属硅化物区。
6.如权利要求1所述的多个易失性存储器单元，其中，所述第一硅晶闸管包括第一阳极，并且所述第二硅晶闸管包括第二阳极，并且其中，所述第一阳极和所述第二阳极是通过选择性外延生长工艺形成的单晶硅区。
7.一种用于形成多个易失性存储器单元的方法，包括：
蚀刻包括第一导电类型的第一半导体层、第二导电类型的第二半导体层、所述第一导电类型的第三半导体层、所述第二导电类型的第四半导体层和所述第二导电类型的第五半导体层的多个层，以形成包括第一半导体叠置体的多个半导体叠置体，并且形成多个沟槽，所述多个沟槽被形成到在所述第四半导体层之下的深度，其中，所述多个沟槽包括接近所述第一半导体叠置体的第一侧的第一沟槽和接近所述第一半导体叠置体的第二侧的第二沟槽；
在蚀刻之后，在所述第一半导体叠置体的所述第三半导体层内形成第一导体区；以及
在形成所述第一导体区之后，在所述多个沟槽内形成隔离绝缘体区。
8.如权利要求7所述的方法，其中，所述第一导体区包括第一金属硅化物区。
9.如权利要求8所述的方法，其中，形成所述第一导体区还包括：
在所述多个沟槽内形成第一牺牲层，所述第一牺牲层被形成到在所述第三半导体层内的第一厚度；
在所述多个沟槽内的所述第一牺牲层的顶部上形成第二牺牲层，所述第二牺牲层被形成到在所述第三半导体层内的第二厚度；
在形成所述第二牺牲层之后在所述第一半导体叠置体的侧壁上形成间隔体；
选择性地蚀刻所述第二牺牲层以移除所述第二牺牲层并暴露所述第一半导体叠置体的所述第三半导体层的侧壁的部分；
沉积过渡金属的金属膜，其中，所述金属膜接触所述第三半导体层的侧壁的暴露部分；以及
在沉积所述金属膜之后，将所述多个层加热到小于900摄氏度的温度以引起所述金属膜与所述第三半导体层之间的反应，以形成所述第一金属硅化物区。
10.如权利要求9所述的方法，其中，所述过渡金属包括第9族金属和第10族金属的至少其中之一。
11.如权利要求9所述的方法，其中，所述过渡金属包括钴、铂、钯和镍的至少其中之一。
12.如权利要求10所述的方法，其中，所述过渡金属在所述加热温度下在硅化反应期间具有比硅高的扩散度。
13.如权利要求10所述的方法，其中，所述第一半导体叠置体的侧壁的所述暴露部分包括侧壁的第一暴露部分和侧壁的第二暴露部分，并且其中，加热所述多个层还包括：
使所述金属膜与侧壁的所述第一暴露部分起反应以形成第二金属硅化物区；以及
使所述金属膜与侧壁的所述第二暴露部分起反应以形成第三金属硅化物区，直到所述第二金属硅化物区和所述第三金属硅化物区连接以形成所述第一导体区为止。
14.如权利要求7所述的方法，还包括：
在所述多个沟槽内形成所述隔离绝缘体区之后，在小于900摄氏度的温度下使用外延工艺或化学气相沉积工艺中的至少一个在所述第一半导体叠置体的所述第一半导体层的顶部上形成所述第二导电类型的第六半导体区。
15.如权利要求9所述的方法，其中，所述第一牺牲层的所述第一厚度在所述第三半导体层与所述第四半导体层之间的界面之上的10与50纳米之间。
16.如权利要求9所述的方法，其中，所述第一牺牲层的所述第一厚度和所述第二牺牲层的所述第二厚度的组合厚度在5与20纳米之间。
17.如权利要求9所述的方法，其中，所述第一牺牲层包括碳、氮化硅、氧化硅和非晶硅中的至少一个。
18.一种存储器器件，包括：
存储器单元的阵列，其包括：
第一硅晶闸管，其包括第一阴极；
第二硅晶闸管，其包括第二阴极；
第三硅晶闸管；
第一阴极线，其由导体材料形成，所述第一阴极线连接所述第一硅晶闸管的所述第一阴极和所述第二硅晶闸管的所述第二阴极；
第一隔离绝缘体区，其将所述第一硅晶闸管的第一部分和所述第二硅晶闸管的第二部分分开；以及
第二隔离绝缘体区，其将所述第一硅晶闸管的第三部分和所述第三硅晶闸管的第四部分分开。
19.如权利要求19所述的存储器器件，其中，所述导体材料包括金属硅化物材料，所述金属硅化物材料由在小于900摄氏度的温度下在硅化反应期间具有比硅高的扩散度的过渡金属所形成。
20.如权利要求18所述的存储器器件，其中，所述第一阴极线包括与第二金属硅化物区融合的第一金属硅化物区。
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