CN107046005A - 改善器件性能的方法 - Google Patents

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Abstract

一种改善器件性能的方法，包括：以第一伪栅为掩膜，对第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理，形成N型源漏区；以第二伪栅为掩膜，对第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理，形成P型源漏区；在基底表面、N型源漏区表面以及P型源漏区表面形成层间介质层；对第一伪栅进行第二P型掺杂处理；对第二伪栅进行第二N型掺杂处理；在进行第二P型掺杂处理和第二N型掺杂处理之后，在同一道工艺步骤中刻蚀去除所述第一伪栅和第二伪栅。本发明提高刻蚀去除第一伪栅和第二伪栅的刻蚀均一性，使得第一伪栅和第二伪栅被同时完全刻蚀去除，避免第一伪栅残留或第二伪栅残留，从而改善形成的器件的电学性能。

Description

改善器件性能的方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种改善器件性能的方法。
背景技术
随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。
然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
然而，现有技术形成的器件的电学性能有待提高。
发明内容
本发明解决的问题是提供一种改善器件性能的方法，避免刻蚀去除第一伪栅和第二伪栅之后，基底表面仍具有第一伪栅残留或第二伪栅残留，提高形成的器件的性能。
为解决上述问题，本发明提供一种改善器件性能的方法，包括：提供包括NMOS区域和PMOS区域的基底，所述NMOS区域基底表面形成有第一伪栅，所述PMOS区域基底表面形成有第二伪栅；以所述第一伪栅为掩膜，对所述第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理，形成N型源漏区；以所述第二伪栅为掩膜，对所述第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理，形成P型源漏区；在所述基底表面、N型源漏区表面以及P型源漏区表面形成层间介质层，所述层间介质层覆盖第一伪栅侧壁以及第二伪栅侧壁；对所述第一伪栅进行第二P型掺杂处理；对所述第二伪栅进行第二N型掺杂处理；在进行所述第二P型掺杂处理和第二N型掺杂处理之后，在同一道工艺步骤中刻蚀去除所述第一伪栅和第二伪栅。
可选的，刻蚀去除所述第一伪栅的刻蚀速率与刻蚀去除所述第二伪栅的刻蚀速率相同。
可选的，先采用干法刻蚀工艺刻蚀去除部分厚度的第一伪栅和第二伪栅，接着，采用湿法刻蚀工艺刻蚀去除剩余的第一伪栅和第二伪栅；或者，采用湿法刻蚀工艺刻蚀去除所述第一伪栅和第二伪栅。
可选的，在进行所述第二P型掺杂处理和第二N型掺杂处理之后，对所述第一伪栅和第二伪栅进行退火处理。
可选的，在对所述第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理的同时，还对第一伪栅进行第一N型掺杂处理。
可选的，所述第二N型掺杂处理的掺杂离子浓度与第一N型掺杂处理的掺杂离子浓度相同；所述第二N型掺杂处理的掺杂离子与第一N型掺杂处理的掺杂离子相同。
可选的，在对所述第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理的同时，还对第二伪栅进行第一P型掺杂处理。
可选的，所述第二P型掺杂处理的掺杂离子浓度与第一P型掺杂处理的掺杂离子浓度相同；所述第二P型掺杂处理的掺杂离子与第一P型掺杂处理的掺杂离子相同。
可选的，所述第一N型掺杂处理的掺杂离子为P、As或Sb，所述第一N型掺杂处理的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2；所述第二N型掺杂处理的掺杂离子为P、As或Sb，所述第二N型掺杂处理的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2。
可选的，所述第一P型掺杂处理的掺杂离子为B、BF2、Ga或In，所述第一P型掺杂处理的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2；所述第二P型掺杂处理的掺杂离子为B、BF2、Ga或In，所述第二P型掺杂处理的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2。
可选的，在进行所述第一N型掺杂处理和第一P型掺杂处理之前，所述第一伪栅和第二伪栅的材料相同。
可选的，在进行所述第一N型掺杂处理和第一P型掺杂处理之前，所述第一伪栅的材料为多晶硅、非晶硅或无定形碳；在进行所述第一N型掺杂处理和第一P型掺杂处理之前，所述第二伪栅的材料为多晶硅、非晶硅或无定形碳。
可选的，进行所述第二P型掺杂处理的工艺步骤包括：在所述第二伪栅顶部表面形成第一图形层；以所述第一图形层为掩膜，对所述第一伪栅进行第二P型掺杂处理；去除所述第一图形层。
可选的，进行所述第二N型掺杂处理的工艺步骤包括：在所述第一伪栅顶部表面形成第二图形层；以所述第二图形层为掩膜，对所述第二伪栅进行第二N型掺杂处理；去除所述第二图形层。
可选的，在刻蚀去除所述第一伪栅和第二伪栅之后，还包括步骤：在NMOS区域基底表面形成第一栅极；在PMOS区域基底表面形成第二栅极。
可选的，所述N型源漏区内还形成有第一应力层；所述P型源漏区内还形成有第二应力层。
可选的，所述层间介质层包括刻蚀停止层以及位于刻蚀停止层表面的介质层；在进行所述第二N型掺杂处理和第二P型掺杂处理之前，研磨介质层直至暴露出位于第一伪栅顶部和第二伪栅顶部的刻蚀停止层；在进行所述第二N型掺杂处理和第二P型掺杂处理之后，研磨去除高于第一伪栅顶部和第二伪栅顶部的刻蚀停止层。
可选的，所述层间介质层包括刻蚀停止层以及位于刻蚀停止层表面的介质层；在进行所述第二N型掺杂处理和第二P型掺杂处理之前，研磨去除高于第一伪栅顶部和第二伪栅顶部的介质层，还研磨去除高于第一伪栅顶部和第二伪栅顶部的刻蚀停止层。
可选的，所述层间介质层为单层结构，在进行所述第二N型掺杂处理和第二P型掺杂处理之前，去除高于第一伪栅顶部和第二伪栅顶部的层间介质层。
可选的，所述基底包括衬底以及位于衬底表面的鳍部，其中，所述第一伪栅横跨第一区域的鳍部，且覆盖第一区域鳍部的部分顶部和侧壁，所述N型源漏区位于NMOS区域的鳍部内；所述第二伪栅横跨第二区域的鳍部，且覆盖第二区域鳍部的部分顶部和侧壁，所述P型源漏区位于PMOS区域的鳍部内。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的改善器件性能的方法的技术方案中，以第一伪栅为掩膜对第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理，形成N型源漏区，在这一过程中，所述第一伪栅内也掺入了N型离子；以第二伪栅为掩膜对第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理，形成P型源漏区，在这一过程中，所述第二伪栅内也掺入了P型离子；在形成层间介质层后，本发明还对第一伪栅进行第二P型掺杂处理，使得第一伪栅内还掺入了P型离子，还对第二伪栅进行第二N型掺杂处理，使得第二伪栅内还掺入了N型离子。由于第一伪栅内既掺杂有P型离子又掺杂有N型离子，第二伪栅内既掺杂有P型离子又掺杂有P型离子，使得N型离子对刻蚀去除第一伪栅和第二伪栅的刻蚀工艺的影响接近或相同，P型离子对刻蚀去除第一伪栅和第二伪栅的刻蚀工艺的影响接近或相同，因此，刻蚀去除第一伪栅和第二伪栅的刻蚀速率接近或相同，提高刻蚀去除第一伪栅和第二伪栅的刻蚀均一性，从而使得第一伪栅和第二伪栅被同时刻蚀去除，避免第一伪栅残留或第二伪栅残留，从而改善器件的电学性能，提高器件生产良率。
进一步，所述第二N型掺杂处理的掺杂离子浓度与第一N型掺杂处理的掺杂离子浓度相同；所述第二N型掺杂处理的掺杂离子与第一N型掺杂处理的掺杂离子相同。使得N型离子对刻蚀去除第一伪栅刻蚀速率的影响与对刻蚀去除第二伪栅刻蚀速率的影响相同，完全消除N型离子对第一伪栅和第二伪栅刻蚀速率差造成的不良影响。
更进一步，所述第二P型掺杂处理的掺杂离子浓度与第一P型掺杂处理的掺杂离子浓度相同；所述第二P型掺杂处理的掺杂离子与第一P型掺杂处理的掺杂离子相同。使得P型离子对刻蚀去除第一伪栅刻蚀速率的影响与对刻蚀去除第二伪栅刻蚀速率的影响相同，完全消除P型离子对第一伪栅和第二伪栅刻蚀速率差造成的不良影响。
附图说明
图1至图13为本发明一实施例提供的器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的器件性能有待提高。
在一实施例中，形成器件的工艺步骤包括：提供包括NMOS区域和PMOS区域的基底，所述NMOS区域基底表面形成有第一伪栅，所述PMOS区域基底表面形成有第二伪栅；对所述第一伪栅两侧的NMOS区域基底进行N型掺杂，在NMOS区域基底内形成N型源漏区；对所述第二伪栅两侧的PMOS区域基底进行P型掺杂，在PMOS区域基底内形成P型源漏区；在所述基底表面形成层间介质层，所述层间介质层覆盖第一伪栅侧壁和第二伪栅侧壁；刻蚀去除所述第一伪栅和第二伪栅，在所述NMOS区域层间介质层内形成第一开口，在所述PMOS区域层间介质层内形成第二开口；在所述第一开口内形成第一栅极；在所述第二开口内形成第二栅极。
经分析发现，在刻蚀去除所述第一伪栅和第二伪栅之后，第一开口内具有第一伪栅残留(residue)或者第二开口内具有第二伪栅残留，所述第一伪栅残留或第二伪栅残留是造成器件性能低下的主要原因之一。进一步研究发现，导致第一开口内具有第一伪栅残留或第二开口内具有第二伪栅残留的原因在于：
前述进行的所述N型掺杂还对第一伪栅进行掺杂，所述第一伪栅内具有N型离子，同样的，前述进行的所述P型掺杂还对第二伪栅进行掺杂，使得所述第二伪栅内具有P型离子；由于刻蚀工艺对具有N型离子的第一伪栅和对具有P型离子的第二伪栅的刻蚀速率不同，使得刻蚀工艺对第一伪栅和第二伪栅的刻蚀速率差较大，刻蚀工艺均一性(Uniformity)差，因此当判断出第一伪栅被完全刻蚀去除时即停止刻蚀工艺，而实际上第二伪栅仍未被完全刻蚀去除，第二开口内的第二伪栅残留将影响器件性能；或者，当判断出第二伪栅被完全刻蚀去除时即停止刻蚀工艺，而实际上第一伪栅仍未被完全刻蚀去除，第一开口内的第一伪栅残留将影响器件性能。
为解决上述问题，本发明提供一种改善器件性能的方法，提供包括NMOS区域和PMOS区域的基底，所述NMOS区域基底表面形成有第一伪栅，所述PMOS区域基底表面形成有第二伪栅；以所述第一伪栅为掩膜，对所述第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理，形成N型源漏区；以所述第二伪栅为掩膜，对所述第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理，形成P型源漏区；在所述基底表面、N型源漏区表面以及P型源漏区表面形成层间介质层，所述层间介质层覆盖第一伪栅侧壁以及第二伪栅侧壁；对所述第一伪栅进行第二P型掺杂处理；对所述第二伪栅进行第二N型掺杂处理；在进行所述第二P型掺杂处理和第二N型掺杂处理之后，在同一道工艺步骤中刻蚀去除所述第一伪栅和第二伪栅。
本发明中，刻蚀去除第一伪栅和第二伪栅的刻蚀工艺对第一伪栅和第二伪栅具有刻蚀速率差(即，刻蚀工艺对第一伪栅的刻蚀速率与刻蚀工艺对第二伪栅的刻蚀速率之间的差值)，所述刻蚀速率差越小越好。以第一伪栅为掩膜进行第一N型掺杂处理，因此第一伪栅内也掺杂有N型离子，本发明对第二伪栅也进行第二N型掺杂处理，使得第二伪栅内也掺杂有N型离子，因此第一伪栅内的N型离子对刻蚀速率差的影响被部分或全部抵消；以第二伪栅为掩膜进行第一P型掺杂处理，因此第二伪栅内也掺杂有P型离子，本发明对第一伪栅也进行第二P型掺杂处理，使得第一伪栅内也掺杂有P型离子，因此，第二伪栅内的P型离子对刻蚀速率差的影响被部分或全部抵消。由此，在同一道刻蚀工艺中刻蚀去除第一伪栅和第二伪栅时，刻蚀去除第一伪栅的刻蚀速率与刻蚀去除第二伪栅的刻蚀速率接近或相同，因此当刻蚀工艺完成后，所述第一伪栅和第二伪栅均被刻蚀去除，避免第一伪栅残留或第二伪栅残留，从而改善形成的器件的电学性能，提高器件生产良率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图13为本发明一实施例提供的器件形成过程的剖面结构示意图。
参考图1，提供包括NMOS区域I和PMOS区域II的基底。
本实施例中，以形成的半导体器件为鳍式场效应管为例，所述基底包括：衬底101、以及位于衬底101表面的鳍部102，其中，所述NMOS区域I衬底101表面形成有分立的鳍部102，所述PMOS区域II衬底101表面形成有分立的鳍部102。
在另一实施例中，所述半导体器件为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，栅极结构形成于所述平面基底表面。
所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底101为硅衬底，所述鳍部102的材料为硅。
本实施例中，形成所述衬底101、鳍部102的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于衬底101表面的凸起作为鳍部102；去除所述硬掩膜层。
在一个实施例中，形成所述硬掩膜层的工艺步骤包括：首先形成初始硬掩膜；在所述初始硬掩膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀所述初始硬掩膜，在初始衬底表面形成硬掩膜层；去除所述图形化的光刻胶层。在其他实施例中，所述硬掩膜层的形成工艺还能够包括：自对准双重图形化(SADP，Self-aligned Double Patterned)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-alignedDouble Double Patterned)工艺。所述双重图形化工艺包括LELE(Litho-Etch-Litho-Etch)工艺或LLE(Litho-Litho-Etch)工艺。
本实施例中，所述鳍部102的顶部尺寸小于底部尺寸。在其他实施例中，所述鳍部的侧壁还能够与衬底表面相垂直，即鳍部的顶部尺寸等于底部尺寸。
还包括步骤：在所述衬底101表面形成隔离层103，所述隔离层103覆盖鳍部102的部分侧壁表面，且所述隔离层103的顶部低于鳍部102顶部。所述隔离层103起到电隔离相邻鳍部102的作用，所述隔离层103的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层103的材料为氧化硅。
参考图2，在所述基底表面形成伪栅膜104。
所述伪栅膜104为后续形成第一伪栅和第二伪栅提供工艺基础，后续图形化NMOS区域I的伪栅膜104形成第一伪栅，图形化PMOS区域II的伪栅膜104形成第二伪栅。
本实施例中，所述伪栅膜104覆盖鳍部102顶部和侧壁表面、以及隔离层103表面，所述伪栅膜104顶部高于鳍部102顶部。根据后续待形成的第一栅极顶部位置和第二栅极顶部位置，确定所述伪栅膜104的厚度。
所述伪栅膜104的材料为多晶硅、非晶硅或无定形碳；采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述伪栅膜104。本实施例中，所述伪栅膜104的材料为多晶硅，采用化学气相沉积工艺形成所述伪栅膜104。
在其他实施例中，还能够在基底与伪栅膜之间形成伪氧化层，所述伪氧化层能够起到保护基底表面的作用，防止后续刻蚀去除第一伪栅和第二伪栅的工艺对基底造成刻蚀损伤；所述伪氧化层的材料为氧化硅。
参考图3，图形化所述伪栅膜104(参考图2)，在所述NMOS区域I部分基底表面形成第一伪栅114，在所述PMOS区域II部分基底表面形成第二伪栅124。
所述第一伪栅114占据后续形成的第一栅极的空间位置；所述第二伪栅124占据后续形成的第二栅极的空间位置。本实施例中，所述第一伪栅114位于NMOS区域I部分隔离层103表面，且横跨NMOS区域I的鳍部102，覆盖NMOS区域I的鳍部102部分顶部和侧壁；所述第二伪栅124位于PMOS区域II部分隔离层103表面，且横跨PMOS区域II的鳍部102，覆盖PMOS区域II的鳍部102部分顶部和侧壁。
具体的，形成所述第一伪栅114和第二伪栅124的工艺步骤包括：在所述伪栅膜104表面形成图形化的掩膜层(未标示)，所述图形化的掩膜层定义出第一伪栅114和第二伪栅124的位置和尺寸；以所述图形化的掩膜层为掩膜，刻蚀所述伪栅膜104直至暴露出隔离层103表面，形成所述第一伪栅114和第二伪栅124。
所述第一伪栅114的材料与第二伪栅124的材料相同。所述第一伪栅114的材料为多晶硅、非晶硅或无定形碳；所述第二伪栅124的材料为多晶硅、非晶硅或无定形碳。本实施例中，所述第一伪栅114的材料为多晶硅；所述第二伪栅124的材料为多晶硅。
本实施例中，所述第一伪栅114侧壁表面以及第二伪栅124侧壁表面还形成有侧墙100，所述侧墙100的材料为氧化硅或氮化硅。本实施例中，所述侧墙100的材料为氮化硅，在其他实施例中，所述侧墙为ONO(Oxide-Nitride-Oxide)的叠层结构。需要说明的是，在本发明其他实施例中，第一伪栅侧壁表面以及第二伪栅侧壁表面还能够不形成侧墙。
本实施例中，在形成所述第一伪栅114和第二伪栅124之后，保留位于第一伪栅114顶部表面以及第二伪栅124顶部表面的图形化的掩膜层，在后续形成第一应力层的过程中，所述位于第一伪栅114顶部表面的图形化的掩膜层起到阻挡在第一伪栅114顶部生长第一应力层材料的作用；在后续形成第二应力层的过程中，所述位于第二伪栅124顶部表面的图形化的掩膜层起到阻挡在第二伪栅124顶部生长第二应力层材料的作用。
参考图4，以所述第一伪栅114为掩膜，对所述第一伪栅114两侧的NMOS区域I基底进行第一N型掺杂处理，在所述NMOS区域I基底内形成N型源漏区106。
本实施例中，所述N型源漏区106位于第一伪栅114两侧的NMOS区域I鳍部102内。
所述第一N型掺杂处理的掺杂离子为P、As或Sb，所述第一N型掺杂处理的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2。本实施例中，所述第一N型掺杂处理的掺杂离子为P或As。
在一具体实施例中，进行所述第一N型掺杂处理的工艺步骤包括：在所述PMOS区域II基底表面以及第二伪栅124顶部表面形成第一掩膜层105，具体到本实施例中，所述第一掩膜层105覆盖PMOS区域II隔离层103表面以及第二伪栅124顶部表面；对所述第一伪栅114两侧的NMOS区域I基底进行第一N型掺杂处理；去除所述第一掩膜层105。
所述第一伪栅114暴露在第一N型掺杂处理的环境中，使得在对所述第一伪栅114两侧的NMOS区域I基底进行第一N型掺杂处理的同时，还对第一伪栅114进行第一N型掺杂处理，且所述第一伪栅114内的N型离子浓度与N型源漏区106内的N型离子浓度相同，即，第一伪栅114内的N型离子与第一N型掺杂处理的掺杂离子相同，且第一伪栅114内的N型离子浓度与第一N型掺杂处理的掺杂离子浓度相同，所述第一伪栅114内的N型离子浓度为2E14atom/cm2至2E15atom/cm2。
本实施例中，所述N型源漏区106内还形成有第一应力层。具体的，在进行所述第一N型掺杂处理之前，还包括步骤：对所述第一伪栅114两侧的基底进行刻蚀形成第一凹槽；形成填充满所述第一凹槽的第一应力层，所述第一应力层适于提高施加于NMOS管沟道区的应力作用。所述第一应力层的材料为SiC或SiCP。在形成所述第一应力层之后，对所述第一应力层进行第一N型掺杂处理，形成所述N型源漏区106。
接着，对所述N型源漏区106进行退火处理，所述退火处理适于激活N型源漏区106内的掺杂离子，且修复第一N型掺杂处理对基底造成的晶格损伤。在其他实施例中，还能够在后续形成P型源漏区后，同时对N型源漏区和P型源漏区进行退火处理。
参考图5，以所述第二伪栅124为掩膜，对所述第二伪栅124两侧的PMOS区域II基底进行第一P型掺杂处理，形成P型源漏区107。
本实施例中，所述P型源漏区107位于第二伪栅124两侧的PMOS区域II鳍部102内。
所述第一P型掺杂处理的掺杂离子为B、BF2、Ga或In，所述第二P型掺杂处理的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2。本实施例中，所述第一P型掺杂处理的掺杂离子为B或BF2。
在一具体实施例中，进行所述第一P型掺杂处理的工艺步骤包括：在所述NMOS区域I基底表面以及第一伪栅114顶部表面形成第二掩膜层108，具体到本实施例中，所述第二掩膜层108覆盖NMOS区域I隔离层103表面以及第一伪栅114顶部表面；对所述第二伪栅14两侧的PMOS区域II基底进行第一P型掺杂处理；去除所述第二掩膜层108。
所述第二伪栅124暴露在第一P型掺杂处理的环境中，使得在对所述第二伪栅124两侧的PMOS区域I基底进行第一P型掺杂处理的同时，还对第二伪栅124进行第一P型掺杂处理，且所述第二伪栅124内的P型离子浓度与P型源漏区107内的P型离子浓度相同，即，所述第二伪栅124内的P型离子与第一P型掺杂处理的掺杂离子相同，且第二伪栅124内的P型离子浓度与第一P型掺杂处理的掺杂离子浓度相同，所述第二伪栅124内的P型离子浓度为2E14atom/cm2至2E15atom/cm2。
本实施例中，所述P型源漏区107内还形成有第二应力层。具体的，在进行所述第一P型掺杂处理之前，还包括步骤：对所述第二伪栅124两侧的基底进行刻蚀形成第二凹槽；形成填充满所述第二凹槽的第二应力层，所述第二应力层适于提高施加于PMOS管沟道区的应力作用。所述第二应力层的材料为SiGe或SiGeB。在形成所述第二应力层之后，对所述第二应力层进行第一P型掺杂处理，形成所述P型源漏区107。
接着，对所述P型源漏区107进行退火处理，所述退火处理适于激活P型源漏区107内的掺杂离子，且修复第一P型掺杂处理对基底造成的晶格损伤。在其他实施例中，还能够在后续进行第二N型掺杂处理和第二P型掺杂处理后，同时对N型源漏区、P型源漏区、第一伪栅以及第二伪栅进行退火处理。
需要说明的是，在本发明另一实施例中，还能够先在第一伪栅两侧的基底内形成第一应力层，在第二伪栅两侧的基底内形成第二应力层；在形成所述第一应力层和第二应力层之后，对所述第一应力层进行第一N型掺杂处理，形成N型源漏区；对所述第二应力层进行第一P型掺杂处理，形成P型源漏区。
参考图6，在所述基底表面、N型源漏区106表面以及P型源漏区107表面形成层间介质层，所述层间介质层覆盖第一伪栅114侧壁和第二伪栅124侧壁。
本实施例中，所述层间介质层还覆盖第一伪栅114顶部表面以及第二伪栅124顶部表面。所述层间介质层包括刻蚀停止层201以及位于刻蚀停止层201表面的介质层202，由于后续会对层间介质层进行刻蚀，形成暴露出N型源漏区106或P型源漏区107的接触孔，所述刻蚀停止层201能够起到刻蚀停止的作用，避免对N型源漏区106或P型源漏区107造成刻蚀损伤。
所述刻蚀停止层201的材料与介质层202的材料不同；采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述刻蚀停止层201。本实施例中，所述刻蚀停止层201的材料为氮化硅，所述介质层202的材料为氧化硅。在其他实施例中，所述层间介质层还能为介质层的单层结构，且所述层间介质层覆盖第一伪栅顶部和第二伪栅顶部。
参考图7，研磨介质层202直至暴露出位于第一伪栅114顶部和第二伪栅124顶部的刻蚀停止层201。
本实施例中，采用化学机械研磨工艺，研磨去除部分厚度的介质层202，直至暴露出第一伪栅114顶部和第二伪栅124顶部的刻蚀停止层201，所述刻蚀停止层201顶部表面为研磨停止位置。
由于第一伪栅114顶部和第二伪栅124顶部仅被刻蚀停止层201覆盖，使得后续的第二P型掺杂处理的掺杂离子易掺杂至第一伪栅114内，使得后续形成的第二N型掺杂处理的掺杂离子易掺杂至第二伪栅124内。
参考图8，对所述第一伪栅114进行第二P型掺杂处理210。
本实施例中，所述第二P型掺杂处理210的工艺步骤包括：在所述第二伪栅124顶部表面形成第一图形层211，本实施例中，形成的所述第一图形层211位于第一伪栅124顶部的刻蚀停止层201表面，为了减小形成第一图形层211的工艺难度，所述第一图形层211还位于PMOS区域II的介质层202表面；以所述第一图形层211为掩膜，对所述第一伪栅114进行第二P型掺杂处理210；接着，去除所述第一图形层211。
本实施例中，所述第一图形层211的材料为光刻胶材料。位于NMOS区域I的介质层202起到阻挡第二P型掺杂处理210对N型源漏区106进行掺杂的作用。
所述第二P型掺杂处理210的作用在于：后续会刻蚀去除第一伪栅114和第二伪栅124，所述刻蚀工艺对第一伪栅114和对第二伪栅124的刻蚀速率之差应较小甚至为零，使得刻蚀去除第一伪栅114和第二伪栅124的刻蚀均一性好，避免第一伪栅114残留或第二伪栅124残留。前述进行的第一P型掺杂处理对第二伪栅124进行了掺杂，使得第二伪栅124内掺杂有P型离子；在对第一伪栅114进行第二P型掺杂处理210后，使得第一伪栅114内也掺杂有P型离子，进而减小甚至消除第二伪栅124内P型离子对所述刻蚀速率之差的影响，提高后续刻蚀去除第一伪栅114和第二伪栅124的刻蚀均一性。
若不对第一伪栅进行第二P型掺杂处理，在后续刻蚀去除第一伪栅和第二伪栅的工艺过程中，第二伪栅内掺杂的P型离子会改变刻蚀工艺对第二伪栅的刻蚀速率，而第一伪栅内未掺杂有P型离子，因此刻蚀工艺对第一伪栅和对第二伪栅的刻蚀速率之差较大，刻蚀工艺均一性差。
为了使得第一伪栅114内的P型离子对刻蚀速率的影响与第二伪栅124内的P型离子对刻蚀速率的影响相同，进一步提高后续刻蚀工艺对第一伪栅114和第二伪栅124的刻蚀均一性，本实施例中，所述第二P型掺杂处理210的掺杂离子浓度与第一P型掺杂处理的掺杂离子浓度相同；并且，所述第二P型掺杂处理210的掺杂离子与第一P型掺杂处理的掺杂离子相同。
需要说明的是，在其他实施例中，所述第二P型掺杂处理的掺杂离子浓度还能够大于或小于第一P型掺杂处理的掺杂离子浓度，与不对第一伪栅进行第二P型掺杂处理相比，对第一伪栅进行第二P型掺杂处理仍然在一定程度上能够减小第二伪栅内P型离子对刻蚀速率之差的影响，提高后续刻蚀去除第一伪栅和第二伪栅的刻蚀均一性。进一步需要说明的是，当第二P型掺杂处理的掺杂离子浓度大于第一P型掺杂处理的掺杂离子浓度时，两者的掺杂离子浓度之差应小于第一P型掺杂处理的掺杂离子浓度。
具体的，所述第二P型掺杂处理210的掺杂离子为B、BF2、Ga或In，所述第二P型掺杂处理210的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2。
本实施例中，采用离子注入工艺进行所述第二P型掺杂处理210。所述离子注入工艺的注入能量不宜过小，否则到达第一伪栅114中靠近基底表面区域内的P型离子含量少；所述离子注入工艺的注入能量也不宜过大，否则第二P型掺杂处理210的P型离子易注入至基底内或N型源漏区106内。
参考图9，对所述第二伪栅124进行第二N型掺杂处理220。
具体的，进行所述第二N型掺杂处理220的工艺步骤包括：在所述第一伪栅114顶部表面形成第二图形层221，本实施例中，所述第二图形层221形成于第二伪栅114顶部表面的刻蚀停止层201表面，且所述第二图形层221还位于NMOS区域I的介质层202表面；以所述第二图形层221为掩膜，对所述第二伪栅124进行第二N型掺杂处理220；接着，去除所述第二图形层221。
本实施例中，所述第二图形层221的材料为光刻胶材料。位于PMOS区域II的介质层202起到阻挡第二N型掺杂处理220对P型源漏区107进行掺杂的作用。
所述第二N型掺杂处理220的作用在于：后续会刻蚀去除第一伪栅114和第二伪栅124，所述刻蚀工艺对第一伪栅114和第二伪栅124的刻蚀速率之差应较小甚至为零，使得刻蚀去除第一伪栅114和第二伪栅124的刻蚀均一性好，避免第一伪栅114残留或第二伪栅124残留。前述进行的第一N型掺杂处理对第一伪栅114进行了掺杂，使得第一伪栅114内掺杂有N型离子；在对第二伪栅124进行第二N型掺杂处理220后，使得第二伪栅124内也掺杂有N型离子，进而减小甚至消除第一伪栅114内N型离子对所述刻蚀速率之差的影响，提高后续刻蚀去除第一伪栅114和第二伪栅124的刻蚀均一性。
若不对第二伪栅进行第二N型掺杂处理，在后续刻蚀去除第一伪栅和第二伪栅的工艺过程中，第一伪栅内掺杂的N型离子或改变刻蚀工艺对第一伪栅的刻蚀速率，而第二伪栅内未掺杂有N型离子，因此刻蚀工艺对第一伪栅和第二伪栅的刻蚀速率之差较大，刻蚀均一性差。
为了使得第二伪栅124内的N型离子对刻蚀速率的影响与第一伪栅114内的N型离子对刻蚀速率的影响相同，进一步提高后续刻蚀工艺对第一伪栅114和第二伪栅124的刻蚀均一性，本实施例中，所述第二N型掺杂处理220的掺杂离子浓度与第一N型掺杂处理的掺杂离子浓度相同；并且，所述第二N型掺杂处理220的掺杂离子与第一N型掺杂处理的掺杂离子相同。
需要说明的是，在其他实施例中，所述第二N型掺杂处理的掺杂离子浓度还能够大于或小于第一N型掺杂处理的掺杂离子浓度，与不对第二伪栅进行第二N型掺杂处理相比，对第二伪栅进行第二N型掺杂处理仍然在一定程度上能够减小第一伪栅内N型离子对刻蚀速率之差的影响，提高后续刻蚀去除第一伪栅和第二伪栅的刻蚀均一性。进一步需要说明的是，当第二N型掺杂处理的掺杂离子浓度大于第一N型掺杂处理的掺杂离子浓度时，两者的掺杂离子浓度之差应小于第一N型掺杂处理的掺杂离子浓度。
具体的，所述第二N型掺杂处理220的掺杂离子为P、As或Sb，所述第二N型掺杂处理220的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2。
本实施例中，采用离子注入工艺进行所述第二N型掺杂处理220。所述离子注入工艺的注入能量不宜过小，否则到达第二伪栅124中靠近基底表面区域内的N型离子含量少；所述离子注入工艺的注入能量也不宜过大，否则第二N型掺杂处理220的N型离子易注入至基底内或P型源漏区107内。
参考图10，在进行所述第二P型掺杂处理210(参考图8)和第二N型掺杂处理220(参考图9)之后，对所述第一伪栅114和第二伪栅124进行退火处理230。
所述退火处理230适于激活第一伪栅114内的掺杂离子以及第二伪栅124内的掺杂离子，使得第一伪栅114内的掺杂离子进行浓度再分布，有利于提高后续的刻蚀工艺对第一伪栅114的刻蚀速率均一性，第二伪栅124内的掺杂离子进行浓度再分布，有利于提高刻蚀工艺对第二伪栅124的刻蚀速率均一性。
所述退火处理230为激光退火、快速热退火或尖峰退火。所述退火处理230的退火温度不宜过高，否则N型源漏区106或P型源漏区107内的掺杂离子会进行再扩散，导致N型源漏区106或P型源漏区107内的掺杂离子浓度分布变化。
本实施例中，所述退火处理230的工艺为尖峰退火，温度为1000℃-1100℃。
参考图11，在进行所述第二N型掺杂处理和第二P型掺杂处理之后，研磨去除高于第一伪栅114顶部和第二伪栅124顶部的刻蚀停止层201，还继续研磨去除高于第一伪栅114顶部和第二伪栅124顶部的介质层202。
本实施例中，采用化学机械研磨工艺，研磨去除高于第一伪栅114顶部和第二伪栅124顶部的刻蚀停止层201以及介质层202。
在其他实施例中，还能够在对第一伪栅114和第二伪栅124进行退火处理之前，研磨去除高于第一伪栅顶部和第二伪栅顶部的刻蚀停止层和介质层。
需要说明的是，在其他实施例中，还能够在进行第二N型掺杂处理和第二P型掺杂处理之前，研磨去除高于第一伪栅顶部好而第二伪栅顶部的介质层，还研磨去除高于第一伪栅顶部和第二伪栅顶部的刻蚀停止层，使得第一伪栅顶部和第二伪栅顶部被暴露出来。或者，所述层间介质层为单层结构，在进行所述第二N型掺杂处理和第二P型掺杂处理之前，去除高于第一伪栅顶部和第二伪栅顶部的层间介质层。
参考图12，在同一道工艺步骤中刻蚀去除所述第一伪栅114(参考图11)和第二伪栅124(参考图11)。
在一实施例中，先采用干法刻蚀工艺刻蚀去除部分厚度的第一伪栅114和第二伪栅124；接着，采用湿法刻蚀工艺刻蚀去除剩余的第一伪栅114和第二伪栅124。
具体的，所述湿法刻蚀工艺的溶液为TMAH。
在另一实施例中，采用湿法刻蚀工艺刻蚀去除所述第一伪栅114和第二伪栅124。具体的，所述湿法刻蚀工艺的溶液为TMAH。。
需要说明的是，本实施例在刻蚀第一伪栅114和第二伪栅124之前，还刻蚀去除位于第一伪栅114顶部和第二伪栅124顶部的图形化的掩膜层。
所述刻蚀工艺对第一伪栅114和第二伪栅124具有刻蚀速率差。在形成N型源漏区106的过程中，第一伪栅114内掺杂了N型离子；且对第二伪栅124进行了第二N型掺杂处理，使得第二伪栅124内也掺杂了N型离子。因此，在刻蚀去除第一伪栅114和第二伪栅124的工艺过程中，第一伪栅114内的N型离子对刻蚀速率之差的影响被第二伪栅124内的N型离子部分或全部抵消，因此第一伪栅114内的N型离子对刻蚀速率之差的影响很小甚至为零。
在形成P型源漏区107的过程中，所述第二伪栅124内掺杂了P型离子；且对第一伪栅114进行了第二P型掺杂处理，使得第一伪栅114内也掺杂了P型离子。因此，在刻蚀去除第一伪栅114和第二伪栅124的工艺过程中，所述第二伪栅124内的P型离子对刻蚀速率之差的影响被第一伪栅114内的P型离子部分或全部抵消，因此第二伪栅124内的P型离子对刻蚀速率之差的影响很小甚至为零。
由上述分析可知，所述刻蚀工艺对第一伪栅114和第二伪栅124的刻蚀速率之差很小甚至为零，刻蚀工艺刻蚀去除第一伪栅114和第二伪栅124的均一性得到提高，从而防止第一伪栅114残留或第二伪栅124残留。
本实施例中，由于所述第二N型掺杂处理的掺杂离子浓度与第一N型掺杂处理的掺杂离子浓度相同，且第二N型掺杂处理的掺杂离子与第一N型掺杂处理的掺杂离子相同，所述第二P型掺杂处理的掺杂离子浓度与第一P型掺杂处理的掺杂离子浓度相同，且第二P型掺杂处理的掺杂离子与第一P型掺杂处理的掺杂离子相同，因此N型离子对第一伪栅114的刻蚀速率和对第二伪栅124的刻蚀速率的影响相同，P型离子对第一伪栅114的刻蚀速率和对第二伪栅124的刻蚀速率的影响相同，使得刻蚀去除第一伪栅114的刻蚀速率与刻蚀去除第二伪栅124的刻蚀速率相同，当所述刻蚀去除第一伪栅114和第二伪栅124的工艺结束时，第一伪栅114和第二伪栅124被同时刻蚀去除，避免了第一伪栅114残留或第二伪栅124残留。
刻蚀去除第一伪栅114，暴露出NMOS区域I部分基底表面，本实施例中，暴露出NMOS区域I的鳍部102部分顶部和侧壁，还暴露出NMOS区域I的部分隔离层103表面。刻蚀去除第二伪栅124，暴露出PMOS区域II部分基底表面，本实施例中，暴露出PMOS区域II的鳍部102部分顶部和侧壁，还暴露出PMOS区域II的部分隔离层103表面。
参考图13，后续的工艺步骤还包括：在所述暴露出的NMOS区域I基底表面形成第一栅极301，所述第一栅极301顶部与层间介质层顶部表面齐平；在所述暴露出的PMOS区域II基底表面形成第二栅极302，所述第二栅极302顶部与层间介质层顶部齐平。
本实施例中，所述第一栅极301横跨NMOS区域I鳍部102，且覆盖NMOS区域I鳍部102部分顶部和侧壁表面；所述第二栅极302横跨PMOS区域II鳍部102，且覆盖PMOS区域II鳍部102部分顶部和侧壁表面。
所述第一栅极301包括第一栅介质层以及位于第一栅介质层表面的第一栅电极层，还能够包括位于第一栅介质层以及第一栅电极层之间的N型功函数层。所述第二栅极302包括第二栅介质层以及位于第二栅介质层表面的第二栅电极层，还能够包括位于第二栅介质层以及第二栅电极层之间的P型功函数层。其中，第一栅介质层的材料为氧化硅或高k栅介质材料中的一种或多种，第二栅介质层的材料为氧化硅或高k栅介质材料中的一种或多种，所述高k栅介质材料包括LaO、AlO、BaZrO、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、Al2O3或Si3N4。所述第一栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、T或W；所述第二栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、T或W。所述N型功函数层的材料为TiAl、TiAlC、TaAlN、TiAlN、MoN、TaCN或AlN中的一种或几种；所述P型功函数层的材料为Ta、TiN、TaSiN或TiSiN中的一种或几种。
由于本实施例中在形成第一栅极301和第二栅极302之前，所述第一伪栅114和第二伪栅124被完全刻蚀去除，使得形成的第一栅极301和第二栅极302具有较高质量，所述第一栅极301与NMOS区域I基底之间的界面性能好，所述第二栅极302与PMOS区域II基底之间的界面性能好，从而使得形成的器件性能得到改善。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种改善器件性能的方法，其特征在于，包括：
提供包括NMOS区域和PMOS区域的基底，所述NMOS区域基底表面形成有第一伪栅，所述PMOS区域基底表面形成有第二伪栅；
以所述第一伪栅为掩膜，对所述第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理，形成N型源漏区；
以所述第二伪栅为掩膜，对所述第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理，形成P型源漏区；
在所述基底表面、N型源漏区表面以及P型源漏区表面形成层间介质层，所述层间介质层覆盖第一伪栅侧壁以及第二伪栅侧壁；
对所述第一伪栅进行第二P型掺杂处理；
对所述第二伪栅进行第二N型掺杂处理；
在进行所述第二P型掺杂处理和第二N型掺杂处理之后，在同一道工艺步骤中刻蚀去除所述第一伪栅和第二伪栅。
2.如权利要求1所述改善器件性能的方法，其特征在于，刻蚀去除所述第一伪栅的刻蚀速率与刻蚀去除所述第二伪栅的刻蚀速率相同。
3.如权利要求1所述改善器件性能的方法，其特征在于，先采用干法刻蚀工艺刻蚀去除部分厚度的第一伪栅和第二伪栅，接着，采用湿法刻蚀工艺刻蚀去除剩余的第一伪栅和第二伪栅；或者，采用湿法刻蚀工艺刻蚀去除所述第一伪栅和第二伪栅。
4.如权利要求1所述改善器件性能的方法，其特征在于，在进行所述第二P型掺杂处理和第二N型掺杂处理之后，对所述第一伪栅和第二伪栅进行退火处理。
5.如权利要求1所述改善器件性能的方法，其特征在于，在对所述第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理的同时，还对第一伪栅进行第一N型掺杂处理。
6.如权利要求5所述改善器件性能的方法，其特征在于，所述第二N型掺杂处理的掺杂离子浓度与第一N型掺杂处理的掺杂离子浓度相同；所述第二N型掺杂处理的掺杂离子与第一N型掺杂处理的掺杂离子相同。
7.如权利要求1所述改善器件性能的方法，其特征在于，在对所述第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理的同时，还对第二伪栅进行第一P型掺杂处理。
8.如权利要求7所述改善器件性能的方法，其特征在于，所述第二P型掺杂处理的掺杂离子浓度与第一P型掺杂处理的掺杂离子浓度相同；所述第二P型掺杂处理的掺杂离子与第一P型掺杂处理的掺杂离子相同。
9.如权利要求1所述改善器件性能的方法，其特征在于，所述第一N型掺杂处理的掺杂离子为P、As或Sb，所述第一N型掺杂处理的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2；所述第二N型掺杂处理的掺杂离子为P、As或Sb，所述第二N型掺杂处理的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2。
10.如权利要求1所述改善器件性能的方法，其特征在于，所述第一P型掺杂处理的掺杂离子为B、BF2、Ga或In，所述第一P型掺杂处理的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2；所述第二P型掺杂处理的掺杂离子为B、BF2、Ga或In，所述第二P型掺杂处理的掺杂离子浓度为2E14atom/cm2至2E15atom/cm2。
11.如权利要求1所述改善器件性能的方法，其特征在于，在进行所述第一N型掺杂处理和第一P型掺杂处理之前，所述第一伪栅和第二伪栅的材料相同。
12.如权利要求11所述改善器件性能的方法，其特征在于，在进行所述第一N型掺杂处理和第一P型掺杂处理之前，所述第一伪栅的材料为多晶硅、非晶硅或无定形碳；在进行所述第一N型掺杂处理和第一P型掺杂处理之前，所述第二伪栅的材料为多晶硅、非晶硅或无定形碳。
13.如权利要求1所述改善器件性能的方法，其特征在于，进行所述第二P型掺杂处理的工艺步骤包括：在所述第二伪栅顶部表面形成第一图形层；以所述第一图形层为掩膜，对所述第一伪栅进行第二P型掺杂处理；去除所述第一图形层。
14.如权利要求1所述改善器件性能的方法，其特征在于，进行所述第二N型掺杂处理的工艺步骤包括：在所述第一伪栅顶部表面形成第二图形层；以所述第二图形层为掩膜，对所述第二伪栅进行第二N型掺杂处理；去除所述第二图形层。
15.如权利要求1所述改善器件性能的方法，其特征在于，在刻蚀去除所述第一伪栅和第二伪栅之后，还包括步骤：在NMOS区域基底表面形成第一栅极；在PMOS区域基底表面形成第二栅极。
16.如权利要求1所述改善器件性能的方法，其特征在于，所述N型源漏区内还形成有第一应力层；所述P型源漏区内还形成有第二应力层。
17.如权利要求1所述改善器件性能的方法，其特征在于，所述层间介质层包括刻蚀停止层以及位于刻蚀停止层表面的介质层；在进行所述第二N型掺杂处理和第二P型掺杂处理之前，研磨介质层直至暴露出位于第一伪栅顶部和第二伪栅顶部的刻蚀停止层；在进行所述第二N型掺杂处理和第二P型掺杂处理之后，研磨去除高于第一伪栅顶部和第二伪栅顶部的刻蚀停止层。
18.如权利要求1所述改善器件性能的方法，其特征在于，所述层间介质层包括刻蚀停止层以及位于刻蚀停止层表面的介质层；在进行所述第二N型掺杂处理和第二P型掺杂处理之前，研磨去除高于第一伪栅顶部和第二伪栅顶部的介质层，还研磨去除高于第一伪栅顶部和第二伪栅顶部的刻蚀停止层。
19.如权利要求1所述改善器件性能的方法，其特征在于，所述层间介质层为单层结构，在进行所述第二N型掺杂处理和第二P型掺杂处理之前，去除高于第一伪栅顶部和第二伪栅顶部的层间介质层。
20.如权利要求1所述改善器件性能的方法，其特征在于，所述基底包括衬底以及位于衬底表面的鳍部，其中，所述第一伪栅横跨第一区域的鳍部，且覆盖第一区域鳍部的部分顶部和侧壁，所述N型源漏区位于NMOS区域的鳍部内；所述第二伪栅横跨第二区域的鳍部，且覆盖第二区域鳍部的部分顶部和侧壁，所述P型源漏区位于PMOS区域的鳍部内。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110010468A (zh) * 2018-01-05 2019-07-12 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733303A (zh) * 2013-12-18 2015-06-24 中芯国际集成电路制造(上海)有限公司 伪栅的去除方法和mos晶体管的形成方法
CN104752215A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN104752180A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN104752227A (zh) * 2013-12-31 2015-07-01 台湾积体电路制造股份有限公司 使用离子注入降低蚀刻偏差的方法
CN105226023A (zh) * 2014-06-26 2016-01-06 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733303A (zh) * 2013-12-18 2015-06-24 中芯国际集成电路制造(上海)有限公司 伪栅的去除方法和mos晶体管的形成方法
CN104752215A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN104752180A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN104752227A (zh) * 2013-12-31 2015-07-01 台湾积体电路制造股份有限公司 使用离子注入降低蚀刻偏差的方法
CN105226023A (zh) * 2014-06-26 2016-01-06 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110010468A (zh) * 2018-01-05 2019-07-12 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110010468B (zh) * 2018-01-05 2022-05-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

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