CN107045984A - 晶体管的形成方法 - Google Patents

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Abstract

一种晶体管的形成方法，包括：形成基底，在基底上形成栅极结构，基底包括第一区域，位于第一区域的栅极结构为第一栅极结构；形成第一掺杂层；在第一掺杂层内形成开口；对开口的底部和侧壁露出的第一掺杂层进行防扩散注入；进行预烘处理；向开口内填充第一半导体材料以形成第一应力层；对第一应力层进行离子掺杂，形成源区或漏区。本发明通过在形成开口之后，向开口底部和侧壁露出的第一掺杂层进行放扩散注入，防扩散注入的离子能够与第一掺杂层内的掺杂离子结合形成团簇，从而抑制了第一掺杂层内掺杂离子在后续进行预烘处理过程中的流失，减少了第一掺杂层内掺杂离子的注入剂量损失，从而提高了所形成晶体管的性能。

Description

晶体管的形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种晶体管的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短。然而，晶体管的栅极尺寸变得会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。
现有技术主要通过提高载流子迁移率来提高半导体器件性能。当载流子的迁移率提高，晶体管的驱动电流提高，则晶体管中漏电流减少，而提高载流子迁移率的一个关键要素是提高晶体管沟道区中的应力，因此提高晶体管沟道区的应力可以极大提高晶体管的性能。
现有技术提高晶体管沟道区应力的一种方法为：在晶体管的源区和漏区形成应力层。其中P型晶体管的应力层材料为锗硅材料(SiGe)，由于锗硅和硅具有相同的晶格结构，而且在室温下锗硅的晶格常数大于硅的晶格常数，因此硅和锗硅之间存在晶格失配，使应力层能够向沟道区提供压应力，从而提高P型晶体管沟道区的载流子迁移率。相应的N型晶体管的应力层材料为碳硅材料，由于室温下碳硅材料的晶格常数小于硅的晶格常数，因此硅和碳硅之间的晶格失配能够向沟道提高拉应力，从而提高N型晶体管的性能。
然而，现有技术中形成的具有应力层的晶体管存在性能不佳的问题。
发明内容
本发明解决的问题是提供一种晶体管的形成方法，以提高所形成具有应力层的晶体管的性能。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：
形成基底，
在所述基底上形成栅极结构，所述基底包括用于形成第一型晶体管的第一区域，位于第一区域的栅极结构为第一栅极结构；
对所述第一栅极结构两侧的基底进行轻掺杂漏工艺，形成第一掺杂层，所述第一掺杂层内包含有第一类型离子；
在所述第一掺杂层内形成开口；
对所述开口的底部和侧壁露出的所述第一掺杂层进行防扩散注入；
进行预烘处理；
向所述开口内填充第一半导体材料以形成第一应力层；
对所述第一应力层进行离子掺杂，形成源区或漏区。
可选的，进行防扩散注入的步骤中，所述防扩散注入的倾斜角度在10°到20°范围内，所述倾斜角度为注入方向与所述基底表面法线之间的夹角。
可选的，所述第一型晶体管为P型晶体管，形成第一掺杂层的步骤中，所述第一类型离子为P型离子。
可选的，所述第一类型离子为硼离子。
可选的，进行防扩散注入的步骤包括：所述注入离子为碳离子、氟离子或氮离子。
可选的，进行防扩散注入的步骤中，所述防扩散注入的注入能量在5KeV到20KeV范围内，注入剂量在1.0E13atom/cm2到3.0E15atom/cm2范围内。
可选的，形成所述开口的步骤中，所述开口的形状为“∑”形。
可选的，形成所述第一应力层的步骤中，所述第一半导体材料包括锗硅材料。
可选的，所述栅极结构包括栅极侧墙；形成所述开口的步骤之后，进行防扩散注入的步骤之前，所述形成方法还包括：去除所述栅极侧墙的部分厚度，以露出被所述第一栅极结构的栅极侧墙覆盖的部分基底表面。
可选的，去除所述栅极侧墙的部分厚度的步骤之后，所述栅极侧墙的厚度在50nm到300nm范围内。
可选的，去除所述栅极侧墙的部分厚度的步骤包括：采用回刻工艺去除所述栅极侧墙的部分厚度。
可选的，进行防扩散注入的步骤还包括：在离子注入之后进行尖峰退火处理。
可选的，所述进行预烘处理的步骤包括：采用氢气预烘的方式进行所述预烘处理。
可选的，所述进行预烘处理的步骤包括：所述预烘处理的温度在780℃到850℃范围内。
可选的，在所述基底上形成栅极结构的步骤中，所述基底还包括用于形成第二型晶体管的第二区域，位于第二区域的栅极结构为第二栅极结构；所述形成方法还包括：在所述基底上形成栅极结构的步骤之后，在形成开口的步骤之前，对所述第二栅极结构两侧的基底进行轻掺杂漏工艺，形成第二掺杂层，所述第二掺杂层内包含有第二类型离子；在形成第一应力层的步骤之后，所述形成方法还包括：在第二栅极结构两侧的所述第二掺杂层内形成第二应力层。
可选的，形成第二掺杂层的步骤中，所述第二类型离子为N型离子；形成所述第二应力层的步骤中，所述第二应力层的材料包括碳硅材料。
与现有技术相比，本发明的技术方案具有以下优点：
本发明通过在形成开口之后，向开口底部和侧壁露出的所述第一掺杂层进行放扩散注入，防扩散注入的离子能够与所述第一掺杂层内的掺杂离子结合形成团簇，从而抑制了第一掺杂层内掺杂离子在后续进行预烘处理过程中的流失，减少了第一掺杂层内掺杂离子的注入剂量损失，从而提高了所形成晶体管的性能。
附图说明
图1和图2是现有技术中一种晶体管形成方法各个步骤的结构示意图；
图3至图9是本发明晶体管形成方法一实施例各个步骤的结构示意图。
具体实施方式
由背景技术可知，现有技术中的具有应力层的晶体管存在性能不良的问题。现结合现有技术中形成具有应力层的晶体管的过程分析其性能不良的原因：
参考图1和图2，示出了现有技术中一种晶体管形成方法各个步骤的结构示意图。
如图1所示，提供基底10，所述基底10表面形成有栅极结构20；在所述栅极结构20两侧形成开口30；结合参考图2，向所述开口30内填充半导体材料以形成应力层40。
现有技术中，在形成栅极结构20之后，在形成开口30之前，通过对栅极结构20两侧的基底10进行轻掺杂漏(Lightly Doped Drain,LDD)注入，在栅极结构20两侧的基底10内形成第一掺杂区11，第一掺杂区11内的掺杂离子的注入使基底表面形成非晶态，第一掺杂区11内的掺杂离子以及基底表面形成的非晶态的结合有助于维持浅结，有助于抑制晶体管的漏电流。
在填充半导体材料形成应力层40之前，现有技术中往往会进行氢气预烘处理，以去除基底10表面残留的碳和氧，以清理基底10表面，提高所形成应力层40的质量。但是在进行氢气预烘的处理过程中，开口30的侧壁和底部露出所述第一掺杂区11，预烘过程中的氢气会增加第一掺杂区11内的掺杂离子的流失，从而使所述晶体管的电阻增大，使所形成晶体的性能不佳。
为解决所述技术问题，本发明提供一种晶体管的形成方法，包括：
形成基底，在所述基底上形成栅极结构，所述基底包括用于形成第一型晶体管的第一区域，位于第一区域的栅极结构为第一栅极结构；对所述第一栅极结构两侧的基底进行轻掺杂漏工艺，形成第一掺杂层，所述第一掺杂层内包含有第一类型离子；在所述第一掺杂层内形成开口；对所述开口的底部和侧壁露出的所述第一掺杂层进行防扩散注入；进行预烘处理；向所述开口内填充第一半导体材料以形成第一应力层；对所述第一应力层进行离子掺杂，形成源区或漏区。
本发明通过在形成开口之后，向开口底部和侧壁露出的所述第一掺杂层进行放扩散注入，防扩散注入的离子能够与所述第一掺杂层内的掺杂离子结合形成团簇，从而抑制了第一掺杂层内掺杂离子在后续进行预烘处理过程中的流失，减少了第一掺杂层内掺杂离子的注入剂量损失，从而提高了所形成晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图3至图9，示出了本发明所提供晶体管形成方法一实施例各个步骤的结构示意图。
参考图3和图4，其中图4是图3中沿A方向的视图，形成基底100。
需要说明的是，本实施例中，所述晶体管为鳍式场效应晶体管。但是采用鳍式场效应晶体管的做法仅为一示例，本发明对此不做限制。
本实施例中，所述基底100包括衬底101以及位于衬底101表面的鳍部102。具体的，形成所述基底100的步骤包括：提供半导体衬底；刻蚀所述半导体衬底，形成衬底101以及位于衬底101表面的鳍部102。
所述半导体衬底用于提供工艺操作平台，还用于刻蚀形成鳍部102。所述半导体衬底的材料选自单晶硅、多晶硅或者非晶硅；所述半导体衬底也可以选自硅、锗、砷化镓或硅锗化合物；所述半导体衬底还可以是其他半导体材料。本发明对此不作限制。本实施例中，所述半导体衬底为单晶硅衬底，因此所述衬底101和所述鳍部102的材料均为单晶硅。
在本发明的其他实施例中，所述半导体衬底还可以选自具有外延层或外延层上硅结构。具体的，所述半导体衬底可以包括衬底以及位于所述衬底表面的半导体层。所述半导体层可以采用选择性外延沉积工艺形成于所述衬底表面。所述衬底可以为硅衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III-V族化合物衬底，例如氮化镓衬底或者砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗等。所述衬底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的衬底、以及适于形成鳍部的材料。而且所述半导体层的厚度能够通过对外延工艺的控制，从而精确控制所属形成鳍部的高度。
所述鳍部102的形成步骤包括：在所述半导体衬底表面形成图形化的第一掩膜，所述图形化的第一掩膜用于定义所述鳍部102的位置和尺寸；以所述图形化的第一掩膜为掩膜，刻蚀所述半导体衬底，形成衬底101以及位于衬底101表面的鳍部102。
图形化的第一掩膜用于定义所述鳍部102的位置和尺寸。形成图形化的第一掩膜的步骤包括：在所述半导体衬底表面形成第一掩膜材料层；在所述第一掩膜材料层表面形成第一图形化层；以所述第一图形化层为掩膜刻蚀所述第一掩膜材料层直至露出所述半导体衬底表面，形成图形化的第一掩膜。
其中所述第一图形化层可以为图形化的光刻胶层，采用涂布工艺和光刻工艺形成。此外为了缩小所述鳍部的特征尺寸，以及相邻鳍部之间的距离，所述第一图形化层还可以采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。
如图4所示，刻蚀所述半导体衬底的工艺可以为各向异性的干法刻蚀工艺。因此所述形成的鳍部102的侧壁相对于所述衬底101的表面垂直或倾斜，且当所述鳍部102的侧壁相对于所述衬底101表面倾斜时，所述鳍部102的底部尺寸大于顶部尺寸。具体的，本实施例中，所述鳍部102的侧壁与所述衬底101的表面呈一定角度，所述鳍部102的底部尺寸大于顶部尺寸。
本实施例中，所述基底100还包括位于衬底101表面填充于相邻鳍部之间的隔离层103。所述隔离层103的作用是实现鳍部102之间以及与其他半导体结构之间的电隔离。所述隔离层103的顶部表面低于所述鳍部102的顶部表面，以露出所述鳍部102的侧壁，从而使后续所形成的栅极结构能够覆盖所述鳍部102的侧壁。
所述隔离层103的形成步骤包括：形成隔离材料层，所述隔离材料层填充于相邻鳍部102之间，且所述隔离材料层的顶部表面高于所述鳍部102的顶部表面；去除所述隔离材料层顶部的部分厚度，露出所述鳍部102的部分侧壁以形成隔离层103。
继续参考图3和图4，在所述基底上形成栅极结构110，所述基底100包括用于形成第一型晶体管的第一区域100p，位于第一区域100p的栅极结构110为第一栅极结构110p。
所述栅极结构110包括依次位于基底100表面的栅介质层(图中未标示)和栅电极(图中未标示)。
本实施例中，本实施例中，所述晶体管为鳍式场效应晶体管。因此所述栅极结构110横跨所述鳍部102，所述栅极结构110位于部分隔离层103表面，还覆盖所述鳍部102顶部和侧壁的部分表面。
所述栅介质层的材料为高K材料，具体包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等材料。所述栅电极的材料可以为金属或多晶硅。
所述栅极结构110的形成步骤包括：在所述基底100表面形成栅极材料层，所述栅极材料层包括栅介质材料层和栅电极材料层；在栅极材料层表面形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜，刻蚀所述栅极材料层直至露出基底100表面为止，形成栅极结构110。
其中，形成栅极材料层的步骤包括：通过化学气相沉积、物理气相沉积或者原子层沉积工艺依次在基底100表面形成栅介质材料层和栅电极材料层。所述图形化的光刻胶通过涂布工艺以及曝光显影工艺形成。刻蚀所述栅极材料层的工艺为各向异性的干法刻蚀工艺。
为缩小栅极结构110的尺寸，缩小所形成晶体管的尺寸，所述栅极结构110还可以采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-alignedDouble Double Patterned，SaDDP)工艺。
需要说明的是，由于栅极结构的形成工艺可以分为“前栅(Gate First)”工艺和“后栅(Gate First)”工艺，本实施例中以“前栅”工艺为例进行说明，但是并不能以此限制本发明。本发明对所述栅极结构110形成步骤与晶体管源区或漏区形成步骤的先后顺序不做限制。
在本发明的其他实施例中，可以采用“后栅”工艺形成所述晶体管。具体的，当采用“后栅”工艺形成所述晶体管的栅极结构时，所述栅极结构为伪栅结构，后续通过去除所述伪栅结构再填充金属材料以形成金属栅极结构。
所述栅极结构110还包括栅极侧墙111。栅极侧墙111的作用是避免后续工艺对所形成晶体管的沟道区产生影响，减少源漏穿通现象的出现。所述栅极侧墙111的材料可以为氮化物或氧化物。本实施例中，所述侧墙111的材料为氮化硅。
所述基底100包括用于形成第一型晶体管的第一区域100p，位于第一区域100p的栅极结构110为第一栅极结构110p。
本实施例中，所述第一区域100p用于形成P型晶体管，也就是说，所述第一型晶体管为P型晶体管，位于第一区域100p的栅极结构110为第一栅极结构110p。
所述基底100还包括用于形成第二型晶体管的第二区域100n，位于第二区域100n的栅极结构110为第二栅极结构110n。本实施例中，所述第二区域100n用于形成N型晶体管，也就是说，所述第二型晶体管为N型晶体管。
参考图5，对所述第一栅极结构110p两侧的基底100进行轻掺杂漏工艺，形成第一掺杂层104p，所述第一掺杂层104p内包含有第一类型离子。
所述第一掺杂层104p用于形成浅结，以抑制所形成晶体管的漏电流。本实施例中，所述第一型晶体管为P型晶体管，因此所述第一掺杂层104p为P型掺杂区，也就是说，形成所述第一掺杂层104p的步骤中，所述第一掺杂层104p中的第一类型离子为P型离子。
具体的，所述P型离子为硼离子。由于硼离子的原子重量较小，因此在半导体工艺中，所述硼离子容易发生扩散造成注入剂量损失。
本实施例中，以所述第一栅极结构110p为掩膜，对所述第一栅极结构110p两侧的鳍部102顶部进行第一轻掺杂漏注入，以在所述第一区域100p的鳍部102内形成第一掺杂层104p。
具体的，所述第一轻掺杂漏注入的工艺参数为：工艺气体包括离子注入，注入能量在1KeV到6KeV范围内，注入剂量在5.0E13atom/cm2到2.0E15atom/cm2范围内，注入角度为10°到20°，所述注入角度为注入方向与所述基底100基底表面发现之间的夹角。
需要说明的是，本实施例中，所述基底100还包括用于形成N型晶体管的第二区域100n。因此，所述形成方法还包括：对所述第二栅极结构110n两侧的基底100进行轻掺杂漏工艺，形成第二掺杂层104n，所述第二掺杂层104n内包含有第二类型离子。
所述第二掺杂层104n用于形成浅结，以抑制所形成晶体管的漏电流。本实施例中，所述第二区域100n用于形成N型晶体管，因此所述第二掺杂层104n为N型掺杂区，也就是说，所述第二掺杂层104n中的第二类型离子为N型离子。具体的，所述N型离子可以为砷离子。
本实施例中，以所述第二栅极结构110n为掩膜，对所述第二栅极结构110n两侧的鳍部102顶部进行第二轻掺杂漏注入，以在所述第二区域100n的鳍部102内形成第二掺杂层104n。
具体的，所述第二轻掺杂漏注入的工艺参数为：工艺气体包括离子注入，注入能量在1KeV到8KeV范围内，注入剂量在4.0E13atom/cm2到2.0E15atom/cm2范围内，注入角度为10°到20°，所述注入角度为注入方向与所述基底100基底表面发现之间的夹角。
需要说明的是，随着半导体器件尺寸的减小，晶体管的沟道尺寸越来越短，晶体管源区和漏区底部容易发生底部穿通(punch through)，在所述源区和漏区的底部产生漏电流。特别是对于鳍部场效应晶体管，由于鳍部的尺寸很小，位于鳍部内的源区和漏区之间发生穿通的可能也更大。
为了克服所述底部穿通现象，本实施例中，在形成栅极结构110的步骤之后，在形成所述第一掺杂层104p和所述第二掺杂层104n的步骤之前，所述形成方法还包括在所述第一区域100p的鳍部102内形成第一防穿通层(图中未示出)，在所述第二区域100n的鳍部102内形成第二防穿通层(图中未示出)。具体的，可以分别对所述第一区域100p和所述第二区域100n的基底100进行防穿通注入以形成所述第一防穿通层和所述第二防穿通层。
参考图6，在所述第一掺杂层104p内形成开口120。
所述开口120用于填充半导体材料以形成应力层，构成抬升式的源区或漏区。本实施例中，所形成的晶体管为鳍式场效应晶体管，因此，所述开口120位于第一栅极结构110p两侧的鳍部102内。
此外，所述第一区域100p用于形成P型晶体管。因此形成开口120的步骤中，所述开口120的形状为“∑”形，后续填充所述“∑”形的开口120所形成的应力层能够在沟道区域具有尖端突出，在沟道区域引入更大的压应力，能够有利于提高沟道区域内载流子的迁移率。
由于所述开口120位于所述第一掺杂层104p内，因此所述开口120的底部和侧壁露出所述第一掺杂层104p。所以后续用于去除表面杂质的预烘过程中，采用的氢气容易与第一掺杂层104p内的掺杂离子发生反应，而造成第一掺杂层104p的注入剂量损失，从而影响所形成器件的性能。
需要说明的是，为避免在所述第一区域100p所进行的半导体工艺对所述第二区域100n造成影响，本实施例中，在形成所述开口120的步骤前，还包括在形成覆盖所述第二区域的掩模层。所述掩模层的材料可以为光阻。
参考图7，对所述开口120的底部和侧壁露出的所述第一掺杂层104p进行防扩散注入。
本实施例中，所述第一型晶体管为P型晶体管，因此所述第一掺杂层104p内的掺杂离子为P型离子，具体的为硼离子。所以所述防扩散注入的离子为碳离子、氮离子或氟离子。
需要说明的是，本实施例中，所述栅极结构110还包括栅极侧墙111(如图4所示)。因此在形成所述开口120的步骤之后，在进行防扩散注入的步骤之前，所述形成方法还包括：去除所述栅极结构110的栅极侧墙111的部分厚度，以露出被所述第一栅极结构110p的栅极侧墙111覆盖的部分基底100的表面，从而使更多的第一掺杂层104p露出，以进行防扩散注入。
具体的，可以通过回刻的方式去除所述栅极侧墙111的部分厚度。在经过所述回刻工艺之后，所述栅极侧墙111的厚度在50nm到300nm范围内。
所述防扩散注入的离子能够与所述第一掺杂层104p内的掺杂离子结合，形成自由能较低的团簇，从而抑制所述第一掺杂层104p内掺杂离子的扩散，避免后续预烘过程中掺杂离子与氢气的反应，减少第一掺杂层104p的注入剂量损失。从而提高所形成器件的性能。
具体的，进行防扩散注入的步骤中，所述防扩散注入的能量在5KeV到20KeV范围内，注入剂量在1.0E13atom/cm2到3.0E15atom/cm2范围内。此外，由于所述开口120为“Σ”形的开口，因此所述防扩散注入的倾斜角度在10°到20°范围内，所述倾斜角度为注入方向与所述基底100表面法线之间的夹角，以使所述防扩散注入的离子能够很好的进入所述第一掺杂层104p。
需要说明的是，本实施例中，进行第一防扩散注入的步骤还包括：进行尖峰退火处理，以激活所述防扩散注入的离子，使所述离子与所述第一掺杂层104p内的掺杂离子相结合。
参考图8，进行预烘处理。
所述预烘处理用于去除所述开口120侧壁和底部表面的残留的碳原子和氧原子，为后续外延生长形成提供清洁的工艺表面，以提高所形成应力层的质量。具体的，可以采用氢气预烘的方式进行所述预烘处理。本实施例中，所述预烘处理的温度值在780℃到850℃范围内。
在进行氢气预烘处理过程中，由于防扩散注入的离子与第一掺杂层104p内的掺杂离子能够结合形成团簇，从而能够抑制所述第一掺杂层104p内掺杂离子注入剂量的损失，从而提高所形成器件的性能。
参考图9，向所述开口120内填充第一半导体材料以形成第一应力层130p。
所述第一应力层130p用于形成第一区域100p晶体管的源区或者漏区。具体的，所述第一区域100p用于形成P型晶体管，所述开口120为“∑”形的开口，因此所述第一半导体材料为锗硅材料，也就是说，所述第一应力层130p的材料为锗硅材料，可以通过外延生长的方式向所述开口120内填充锗硅材料以形成所述第一应力层130p。“∑”形的锗硅应力层中部具有指向沟道区域的尖端突出，尖端突出的锗硅材料更靠近沟道区域，将在沟道区域引入更大的压应力，能更有利于提高沟道内载流子的迁移率。
需要说明的是，本实施例中，所述基底100还包括用于形成N型晶体管的第二区域100n，在形成第一应力层130p的步骤之后，所述形成方法还包括：在所述第二栅极结构110n两侧的所述第二掺杂层104n内形成第二应力层130n。
所述第二应力层130n用于形成第二区域晶体管的源区或漏区。具体的，所述第二应力层130n的形成步骤包括：以所述第二栅极结构110n为掩模，刻蚀所述第一栅极结构110n两侧的鳍部，在所述第二掺杂层104n内形成第二开口；通过外延工艺向所述第二开口内填充第二半导体材料，形成所述第二应力层130n。
由于所述第二区域100n用于形成N型晶体管，所以所述第二应力层130n的形状为方形，填充形成所述第二应力层130n的第二半导体材料包括碳硅材料，以向所述第二栅极结构110n下方的沟道区域内引入拉应力，提高所述沟道内载流子的迁移率。
继续参考图9，对所述第一应力层130p进行离子掺杂，形成源区或漏区
具体的，所述第一区域100p用于形成P型晶体管，所以进行离子掺杂的步骤包括：向所述第一应力层130p内注入P型离子，以形成P型晶体管的源区或漏区。
本实施例中，所述基底100还包括用于形成N型晶体管的第二区域100n，所述第二区域100n内形成有第二应力层130n，因此进行离子掺杂的步骤还包括：向所述第二应力层130n内注入N型离子，以形成N型晶体管的源区或漏区。
综上，本发明通过在形成开口之后，向开口底部和侧壁露出的所述第一掺杂层进行放扩散注入，防扩散注入的离子能够与所述第一掺杂层内的掺杂离子结合形成团簇，从而抑制了第一掺杂层内掺杂离子在后续进行预烘处理过程中的流失，减少了第一掺杂层内掺杂离子的注入剂量损失，从而提高了所形成晶体管的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种晶体管的形成方法，其特征在于，包括：
形成基底，
在所述基底上形成栅极结构，所述基底包括用于形成第一型晶体管的第一区域，位于第一区域的栅极结构为第一栅极结构；
对所述第一栅极结构两侧的基底进行轻掺杂漏工艺，形成第一掺杂层，所述第一掺杂层内包含有第一类型离子；
在所述第一掺杂层内形成开口；
对所述开口的底部和侧壁露出的所述第一掺杂层进行防扩散注入；
进行预烘处理；
向所述开口内填充第一半导体材料以形成第一应力层；
对所述第一应力层进行离子掺杂，形成源区或漏区。
2.如权利要求1所述的形成方法，其特征在于，进行防扩散注入的步骤中，所述防扩散注入的倾斜角度在10°到20°范围内，所述倾斜角度为注入方向与所述基底表面法线之间的夹角。
3.如权利要求1所述的形成方法，其特征在于，所述第一型晶体管为P型晶体管，形成第一掺杂层的步骤中，所述第一类型离子为P型离子。
4.如权利要求1所述的形成方法，其特征在于，所述第一类型离子为硼离子。
5.如权利要求4所述的形成方法，其特征在于，进行防扩散注入的步骤包括：所述注入离子为碳离子、氟离子或氮离子。
6.如权利要求5所述的形成方法，其特征在于，进行防扩散注入的步骤中，所述防扩散注入的注入能量在5KeV到20KeV范围内，注入剂量在1.0E13atom/cm2到3.0E15atom/cm2范围内。
7.如权利要求3所述的形成方法，其特征在于，形成所述开口的步骤中，所述开口的形状为“∑”形。
8.如权利要求3所述的形成方法，其特征在于，形成所述第一应力层的步骤中，所述第一半导体材料包括锗硅材料。
9.如权利要求1所述的形成方法，其特征在于，所述栅极结构包括栅极侧墙；
形成所述开口的步骤之后，进行防扩散注入的步骤之前，所述形成方法还包括：去除所述栅极侧墙的部分厚度，以露出被所述第一栅极结构的栅极侧墙覆盖的部分基底表面。
10.如权利要求9所述的形成方法，其特征在于，去除所述栅极侧墙的部分厚度的步骤之后，所述栅极侧墙的厚度在50nm到300nm范围内。
11.如权利要求9所述的形成方法，其特征在于，去除所述栅极侧墙的部分厚度的步骤包括：采用回刻工艺去除所述栅极侧墙的部分厚度。
12.如权利要求1所述的形成方法，其特征在于，进行防扩散注入的步骤还包括：在离子注入之后进行尖峰退火处理。
13.如权利要求1所述的形成方法，其特征在于，所述进行预烘处理的步骤包括：采用氢气预烘的方式进行所述预烘处理。
14.如权利要求13所述的形成方法，其特征在于，所述进行预烘处理的步骤包括：所述预烘处理的温度在780℃到850℃范围内。
15.如权利要求1所述的形成方法，其特征在于，在所述基底上形成栅极结构的步骤中，所述基底还包括用于形成第二型晶体管的第二区域，位于第二区域的栅极结构为第二栅极结构；
所述形成方法还包括：
在所述基底上形成栅极结构的步骤之后，在形成开口的步骤之前，对所述第二栅极结构两侧的基底进行轻掺杂漏工艺，形成第二掺杂层，所述第二掺杂层内包含有第二类型离子；
在形成第一应力层的步骤之后，所述形成方法还包括：在第二栅极结构两侧的所述第二掺杂层内形成第二应力层。
16.如权利要求15所述的形成方法，其特征在于，形成第二掺杂层的步骤中，所述第二类型离子为N型离子；
形成所述第二应力层的步骤中，所述第二应力层的材料包括碳硅材料。
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