CN107039439B - 存储器及其形成方法 - Google Patents

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Abstract

本发明提供一种存储器及其形成方法，其中，所述存储器包括下拉晶体管和传输晶体管，下拉晶体管包括：第一栅极结构；第一栅极结构包括第一栅介质层、第一栅极以及位于第一栅介质层与第一栅极之间的第一功函数层；第一栅极结构下方的第一区域衬底中具有第一掺杂离子；传输晶体管包括：第二栅极结构；第二栅极结构包括第二栅介质层、第二栅极以及位于第二栅介质层与第二栅极之间的第二功函数层；第二栅极结构下方的第二区域衬底中具有第二掺杂离子；第一功函数层的功函数大于第二功函数层的功函数，第一掺杂离子浓度小于第二掺杂离子浓度。其中，通过使第一掺杂离子的浓度小于第二掺杂离子浓度，增大存储器的beta率，提高存储器的静态噪声容量。

Description

存储器及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种存储器及其形成方法。
背景技术
随着信息技术的发展，存储信息量急剧增加。存储信息量的增加促进了存储器的飞速发展，同时也对存储器的稳定性提出了更高的要求。
静态存储器(Static Random Access Memory,SRAM)的存储单元可由四个(4T结构)或六个晶体管(6T结构)形成，4T结构或6T结构的存储单元均包括：下拉晶体管和传输晶体管。其中下拉晶体管用于存储数据，传输晶体管用于读写数据。
为了获得足够的抗干扰能力和读取稳定性，用于形成存储器的晶体管多为鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)。在FinFET晶体管中，栅极为覆盖鳍部三个表面的3D架构，可以大幅改善电路控制。FinFET在存储器中的应用可以提高存储器的数据存储稳定性和集成度。
然而，现有技术形成的存储器仍然存在读取噪声容量小，读取稳定性差的缺点。
发明内容
本发明解决的问题是提供一种存储器及其形成方法，以提高静态噪声容量。
为解决上述问题，本发明提供一种存储器，所述存储器包括下拉晶体管和传输晶体管，所述存储器形成于衬底上，所述衬底包括用于形成下拉晶体管的第一区域衬底和用于形成传输晶体管的第二区域衬底，其特征在于，所述下拉晶体管包括：
位于第一区域衬底上的第一栅极结构；所述第一栅极结构包括第一栅介质层、位于第一栅介质层上的第一栅极以及位于第一栅介质层与第一栅极之间的第一功函数层；所述第一栅极结构下方的第一区域衬底中具有第一掺杂离子；
所述传输晶体管包括：位于第二区域衬底上的第二栅极结构；所述第二栅极结构包括第二栅介质层、位于第二栅介质层上的第二栅极以及位于第二栅介质层与第二栅极之间的第二功函数层；所述第二栅极结构下方的第二区域衬底中具有第二掺杂离子；所述第一功函数层的功函数大于第二功函数层的功函数，所述第一掺杂离子浓度小于第二掺杂离子浓度。
可选的，所述第一掺杂离子浓度在1015～1017cm-3的范围内。
可选的，所述第二掺杂离子浓度在1017～1018cm-3的范围内。
可选的，所述下拉晶体管和传输晶体管为NMOS管，所述第一功函数层的厚度小于第二功函数层的厚度。
可选的，所述第一功函数层和第二功函数层的材料为钛铝合金，所述钛铝合金中铝所占的原子数百分比为50％～60％。
可选的，所述第一功函数层的厚度在10～20埃的范围内，所述第二功函数层的厚度在20～50埃的范围内。
可选的，所述下拉晶体管和传输晶体管为NMOS管，所述第一掺杂离子和第二掺杂离子为硼。
可选的，所述第一功函数层的功函数在4.3～4.4eV的范围内，所述第二功函数层的功函数在4.2～4.3eV的范围内。
可选的，所述下拉晶体管的阈值电压在0.3～0.4V的范围内；
或传输晶体管的阈值电压在0.3～0.4V的范围内。
可选的，所述第一区域衬底包括第一鳍部；所述第二区域衬底包括第二鳍部；
所述第一栅极结构横跨所述第一鳍部，并覆盖所述第一鳍部的顶部和部分侧壁，所述第二栅极结构横跨所述第二鳍部，并覆盖所述第二鳍部的顶部和部分侧壁。
可选的，所述第一栅极和第二栅极的材料为钛铝合金；
所述第一栅介质层和第二栅极层为叠层结构，包括栅氧层以及位于栅氧层上的高k介质层。
可选的，所述第一栅介质层和第二栅介质层的厚度为5～30埃。
可选的，所述第一栅极结构还包括位于第一栅介质层和第一功函数层之间的第一覆盖层，位于第一功函数层和第一栅极之间的第三覆盖层；
所述第二栅极结构还包括位于第二栅介质层和第二功函数层之间的第二覆盖层，位于第二功函数层和第二栅极之间的第四覆盖层。
可选的，所述第一覆盖层、第二覆盖层、第三覆盖层、第四覆盖层的材料为氮化钛。
可选的，所述第一覆盖层、第二覆盖层、第三覆盖层、第四覆盖层的厚度为5～50埃。
相应的，本发明还提供一种存储器的形成方法，所述存储器包括下拉晶体管和传输晶体管，形成方法包括：提供衬底，所述衬底包括用于形成下拉晶体管的第一区域衬底和用于形成传输晶体管的第二区域衬底；对第一区域衬底进行掺杂形成第一掺杂区，所述第一掺杂区具有第一掺杂离子；对第二区域衬底进行掺杂形成第二掺杂区，所述第二掺杂区具有第二掺杂离子，所述第二掺杂离子浓度大于第一掺杂离子浓度；在所述第一区域衬底上形成第一栅极结构，并在第二区域衬底上形成第二栅极结构；
形成所述第一栅极结构和第二栅极结构的步骤包括：在所述第一掺杂区上形成第一栅介质层，并在第二掺杂区上形成第二栅介质层；在所述第一栅介质层上形成第一功函数层；在所述第二栅介质层上形成第二功函数层；在所述第一功函数层上形成第一栅极，并在第二功函数层上形成第二栅极，所述第二功函数层的功函数小于第一功函数层的功函数。
可选的，所述下拉晶体管和传输晶体管为NMOS管，所述第一功函数层的厚度小于第二功函数层的厚度。
可选的，所述第一功函数层的厚度在10～20埃的范围内，所述第二功函数层的厚度在20～50埃的范围内。
可选的，所述第一掺杂离子浓度在1015～1017cm-3的范围内；所述第二掺杂离子浓度在1017～1018cm-3的范围内。
可选的，所述第一功函数层和第二功函数层的材料为钛铝合金，所述钛铝合金中铝所占的原子数百分比为50％～60％。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的存储器中，所述下拉晶体管具有第一功函数层，传输晶体管具有第二功函数层。通过使第一功函数层的功函数大于第二功函数层的功函数，第一掺杂离子的浓度小于第二掺杂离子浓度，使下拉晶体管掺杂离子对载流子的散射作用小于传输晶体管，从而增大下拉晶体管饱和电流与传输晶体管饱和电流的比值，进而增加存储器的beta率，提高存储器的静态噪声容量。
可选方案中，在保证下拉晶体管具有一定阈值电压的情况下，通过减小下拉晶体管第一功函数层的厚度，增加第一功函数层的功函数，使第一功函数层的功函数大于第二功函数层的功函数，从而降低第一掺杂离子的浓度，使第一掺杂离子浓度小于第二掺杂离子浓度，从而增大下拉晶体管饱和电流与传输晶体管饱和电流的比值，进而提高存储器的静态噪声容量。此外，本发明还可以在保证传输晶体管具有一定阈值电压的情况下，通过增加第二功函数层的厚度，减小第二功函数层的功函数，使第二功函数层的功函数小于第一功函数层的功函数，从而增加第二掺杂离子的浓度，使第一掺杂离子浓度小于第二掺杂离子浓度，增大下拉晶体管饱和电流与传输晶体管饱和电流的比值，进而提高存储器的静态噪声容量。
本发明的存储器的形成方法中，所述存储器包括下拉晶体管和上拉晶体管。下拉晶体管和上拉晶体管分别形成有第一功函数层和第二功函数层，且使第一功函数层的功函数大于第二功函数层的功函数；同时，对第一区域衬底和第二区域衬底分别进行掺杂，使第一掺杂离子浓度小于第二掺杂离子浓度，使下拉晶体管的饱和电流大于传输晶体管的饱和电流，从而增加存储器的beta率，提高存储器的静态噪声容量。
附图说明
图1至图3是本发明存储器一实施例的结构示意图；
图4至图9是本发明存储器的形成方法一实施例各个步骤的结构示意图。
具体实施方式
现有技术的存储器存在存储器静态噪声容量大的问题。
现结合现有技术的存储器，分析导致存储器静态噪声容量大的原因：
存储器的噪声容量与存储器的beta率有关，beta率越大，存储器的噪声容量越大，抗干扰性越强。beta率定义为下拉晶体管饱和电流与传输晶体管饱和电流之比。现有技术存储器中，下拉晶体管和传输晶体管的结构相似，下拉晶体管的饱和电流与传输晶体管的饱和电流比较接近。因此，现有技术中，存储器的beta率很难提高，从而限制了存储器静态噪声容量的增加。
为解决所述技术问题，本发明提供了一种存储器，所述存储器包括下拉晶体管和传输晶体管，所述存储器形成于衬底上，所述衬底包括用于形成下拉晶体管的第一区域衬底和用于形成传输晶体管的第二区域衬底，还包括：
所述下拉晶体管包括：位于第一区域衬底上的第一栅极结构；所述第一栅极结构包括第一栅介质层、位于第一栅介质层上的第一栅极以及位于第一栅介质层与第一栅极之间的第一功函数层；所述第一栅极结构下方的第一区域衬底中具有第一掺杂离子；
所述传输晶体管包括：位于第二区域衬底上的第二栅极结构；所述第二栅极结构包括第二栅介质层、位于第二栅介质层上的第二栅极以及位于第二栅介质层与第二栅极之间的第二功函数层；所述第二栅极结构下方的第二区域衬底中具有第二掺杂离子；所述第一功函数层的功函数大于第二功函数层的功函数，所述第一掺杂离子浓度小于第二掺杂离子浓度。
其中，所述下拉晶体管具有第一功函数层，传输晶体管具有第二功函数层。通过使第一功函数层的功函数大于第二功函数层的功函数，第一掺杂离子的浓度小于第二掺杂离子浓度，使下拉晶体管掺杂离子对载流子的散射作用小于传输晶体管，从而增大下拉晶体管饱和电流与传输晶体管饱和电流的比值，进而增加存储器的beta率，提高存储器的静态噪声容量。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图3是本发明存储器一实施例的结构示意图。
请参考图1，所述存储器包括下拉晶体管110和传输晶体管120。所述存储器形成于衬底100上，所述衬底100包括用于形成下拉晶体管110的第一区域衬底和用于形成传输晶体管120的第二区域衬底。
需要说明的是，本实施例中，所述存储器由六管存储单元形成，包括：一对下拉晶体管110、一对上拉晶体管130和一对传输晶体管120。因此，所述存储器还包括上拉晶体管130。但是本发明对此不做限定，所述存储器还可以由四管存储单元形成(包括一对下拉晶体管和一对传输晶体管)。
需要说明的是，存储器的静态噪声容量与下拉晶体管110和传输晶体管120的阈值电压有关。当下拉晶体管110和传输晶体管120的阈值电压在工作电压的二分之一附近时，静态噪声容量达最大值。如果下拉晶体管110和传输晶体管120的阈值电压偏离工作电压的二分之一，会导致静态噪声容量的下降，影响存储器的稳定性。
具体的，本实施例中，所述下拉晶体管110和传输晶体管120的工作电压为0.6～0.8V。因此，为保证存储器具有较大的静态噪声容量，所述下拉晶体管110和传输晶体管120的阈值电压设置在0.3～0.4V。
本实施例中，为了减小存储器的尺寸，提高集成度，同时提高存储器的数据存储稳定性，用于形成所述存储器存储单元的晶体管均为鳍式场效应晶体管。但是本发明对此不作限定，用于形成存储器存储单元的晶体管还可以部分或者全部为平面晶体管。
本实施例中，为了提高半导体器件的集成度，一对下拉晶体管110共用一个鳍部，一对传输晶体管120共用一个鳍部。但是，本发明对此不做限定，所述一对下拉晶体管和一对传输晶体管还可以分别使用两个鳍部。
本实施例中，所述衬底100为硅衬底，但是本发明对此不做限定，所述衬底还可以为锗衬底、硅锗衬底或半导体上硅衬底等半导体衬底。
图2示出本发明的存储器下拉晶体管110的结构示意图。所述下拉晶体管110包括：
位于所述第一区域衬底上的第一鳍部I。所述第一鳍部I用于形成下拉晶体管110的沟道。
本实施例中，所述第一鳍部I与所述第一区域衬底的材料相同。具体的，第一鳍部I的材料为硅，但是本发明对此不做限定，所述第一鳍部的材料还可以为锗、硅锗或绝缘体上硅等半导体材料。
需要说明的是，本实施例中，所述下拉晶体管110为鳍式场效应晶体管，因此所述下拉晶体管110包括位于第二区域衬底上的第一鳍部I。但是本发明对此不做限定，在其他实施中，所述下拉晶体管还可以为不具有第一鳍部的平面晶体管。
横跨所述第一鳍部I且覆盖所述第一鳍部I侧壁和顶部的第一栅极结构。所述第一栅极结构下方的第一区域衬底中具有第一掺杂离子111。
本实施例中，所述下拉晶体管110为NMOS管，所述第一掺杂离子111为硼。
需要说明的是，如果所述第一掺杂离子111的浓度过大，对下拉晶体管110沟道载流子的散射作用较大，容易降低下拉晶体管110的饱和电流，降低存储器的静态噪声容量；如果所述第一掺杂离子111的浓度过小，在保证下拉晶体管110具有一定阈值电压的条件下，会使第一功函数层的厚度过小，从而给第一功函数层的形成工艺带来困难。因此，所述第一掺杂离子111浓度在1015～1017cm-3的范围内。
所述第一栅极结构包括第一栅介质层112以及位于第一栅介质层112上的第一栅极114。
需要说明的是，在保证下拉晶体管110具有一定阈值电压的条件下，所述第一栅介质层112的厚度会影响下拉晶体管110的饱和电流。为了增加下拉晶体管110的饱和电流的同时，降低对下拉晶体管110阈值电压控制的复杂性，本实施例中，所述第一栅介质层112与现有技术芯片内部所使用器件的栅介质层相同。
具体的，本实施例中，所述第一栅介质层112为栅氧层与高k介质层形成的叠层结构。所述栅氧层用于降低高k介质层与第一鳍部I之间的界面态密度。所述高k介质层能够减小下拉晶体管110的漏电流和杂质扩散，提高半导体器件的集成度。所述第一栅介质层112的厚度为5～30埃。
本实施例中，所述第一栅极114的材料为钛铝合金。所述第一栅极114的材料对下拉晶体管110阈值电压的影响在对第一功函数层的第一功函数进行调节时考虑在内。
所述第一栅极结构还包括位于所述第一栅极114与第一栅介质层112之间的第一功函数层113。所述第一功函数层113具有第一功函数。
所述第一功函数层113用于通过控制下拉晶体管110的阈值电压，调节下拉晶体管110的饱和电流，进而调节存储器的静态存储容量。
需要说明的是，在保证下拉晶体管110具有一定阈值电压的情况下，所述存储器的beta率与第一功函数层113的第一功函数有关，为保证下拉晶体管110具有一定阈值电压的情况下，第一掺杂离子111具有较低的浓度，第一功函数层113的选取需综合考虑第一栅极114及第一栅极114与第一鳍部I之间各个结构层的材料和厚度对下拉晶体管110阈值电压的影响。本实施例中，通过调节第一功函数层113的材料和厚度使第一功函数层113具有较高的第一功函数。具体的，使所述第一功函数层113的第一功函数在4.3～4.4eV范围内。
本实施例中，为保证所述第一功函数层113具有较高的第一功函数，并考虑到对第一功函数层113制备工艺的要求，所述第一功函数层113的材料选为钛铝合金，在所述钛铝合金中，铝原子所占的原子数百分比为50％～60％。但是本发明对此不做限制，所述第一功函数层113的材料还可以为具有其它钛铝百分比的钛铝合金或其它材料。
本实施例中，为保证所述第一功函数层113的第一功函数在4.3～4.4eV范围内，所述第一功函数层的厚度在10～20埃的范围内。但是本发明对此不作限定，所述第一功函数层的厚度可以根据第一功函数层的材料确定，使第一功函数层具有较大的第一功函数。
需要说明的是，本实施例中，所述第一栅极结构还包括位于第一栅介质层112和第一功函数层113之间的第一覆盖层115。
所述第一覆盖层115用于实现第一功函数层113与第一栅介质层112之间的电绝缘。
本实施例中，在保证下拉晶体管110具有一定阈值电压的条件下，所述第一覆盖层115的材料与下拉晶体管110的饱和电流有关，从而与存储器的静态噪声容量有关。具体的，本实施例中，所述第一覆盖层115的材料为氮化钛。
需要说明的是，如果所述第一覆盖层115的厚度过小很难起到电绝缘的作用，如果所述第一覆盖层115的厚度过大，不利于集成化。具体的，本实施例中，所述第一覆盖层115的厚度为5～50埃。
还需要说明的是，所述第一栅极结构还包括位于第一功函数层113和第一栅极114之间的第三覆盖层116。所述第三覆盖层116用于实现第一功函数层113与第一栅极114之间的电绝缘。
本实施例中，在保证下拉晶体管110具有一定阈值电压的条件下，所述第三覆盖层116的材料与下拉晶体管110的饱和电流有关，从而与存储器的静态噪声容量有关。具体的本实施例中，，所述第三覆盖层116的材料为氮化钛。
需要说明的是，如果所述第三覆盖层116的厚度过小很难起到电绝缘的作用，如果所述第三覆盖层116的厚度过大，不利于集成化。具体的，本实施例中，所述第三覆盖层116的厚度为5～50埃。
图3示出本发明存储器的传输晶体管120的结构示意图。所述传输晶体管120包括：
位于所述第二区域衬底上的第二鳍部II。所述第二鳍部II用于形成传输晶体管120的沟道。
本实施例中，所述第二鳍部II与所述第二区域衬底的材料相同。具体的，第二鳍部II的材料为硅，但是本发明对此不做限定，所述第二鳍部的材料还可以为锗、硅锗或绝缘体上硅等半导体材料。
需要说明的是，本实施例中，所述传输晶体管120为鳍式场效应晶体管，因此所述传输晶体管120包括位于第二区域衬底上的第二鳍部II。但是本发明对此不做限定，在其他实施中，所述传输晶体管还可以为不具有第二鳍部的平面晶体管。
横跨所述第二鳍部II且覆盖所述第二鳍部II侧壁和顶部的第二栅极结构。所述第二栅极结构下方的第二区域衬底中具有第二掺杂离子121。所述第一掺杂离子111(如图2所示)浓度小于第二掺杂离子121浓度，能够使下拉晶体管110中第一掺杂离子111对载流子的散射作用小于传输晶体管120中第二掺杂离子121对载流子的散射作用。从而使下拉晶体管110的饱和电流大于传输晶体管120的饱和电流，进而增加存储器的beta率，提高静态噪声容量。
本实施例中，所述传输晶体管120为NMOS管，所述第二掺杂离子121为硼。
需要说明的是，如果所述第二掺杂离子121的浓度过小，容易导致初始晶体管120的饱和电流较大，从而容易增加存储器的静态噪声容量；如果所述第二掺杂离子121的浓度过大，容易影响存储器的性能。因此，具体的，本实施例中，所述第二掺杂离子121浓度在1017～1018cm-3的范围内，所述传输晶体管120的饱和电流较小，所述存储器的beta率较高。
所述第二栅极结构包括：第二栅介质层122和位于第二栅介质层122上的第二栅极124。所述第二栅介质层122用于实现所述第二栅极124与第二鳍部II之间的电绝缘。
需要说明的是，所述第二栅介质层122的厚度会影响传输晶体管120的阈值电压，进而影响传输晶体管120的饱和电流。为了降低对传输晶体管120阈值电压进行控制的复杂度。本实施例中，所述第二栅介质层122的材料和厚度与第一栅介质层112(如图2所示)相同。
具体的，本实施例中，所述第二栅介质层122为栅氧层与高k介质层形成的叠层结构。所述栅氧层用于降低高k介质层与第二区域衬底II之间的界面态。所述高k介质层能够减小传输晶体管120的漏电流和杂质扩散，提高半导体器件的集成度。所述第二栅介质层122的厚度为5～30埃。
本实施例中，所述第二栅极124的材料选用与第一栅极114(如图2所示)相同的材料。这样，即可以简化第二栅极124和第一栅极114的制备工艺，同时，相同的第二栅极124和第一栅极114对存储器的bate率影响有限，因此，可以降低对第一功函数层113、第二功函数层123的功函数进行调节的复杂度。
所述第二栅极结构还包括：位于第二栅介质层122与第二栅极124之间的第二功函数层123。所述第二功函数层123具有第二功函数。
所述第一功函数大于第二功函数，在保证下拉晶体管110和传输晶体管120具有一定阈值电压的情况下，能够使第一掺杂离子111浓度小于第二掺杂离子121浓度，从而使下拉晶体管110的饱和电流大于传输晶体管120的饱和电流，提高存储器的静态噪声容量。
所述第二功函数层123通过控制传输晶体管120的阈值电压，调节传输晶体管120的饱和电流。
需要说明的是，在保证传输晶体管120具有一定阈值电压的情况下，所述存储器的beta率与第二功函数层123的第二功函数有关，为保证第二掺杂离子121具有较高的浓度，且传输晶体管120具有一定的阈值电压，第二功函数层123的选取需综合考虑第二栅极124及第二栅极124与第二鳍部II之间各个结构层的材料和厚度对传输晶体管120阈值电压的影响。本实施例中，通过调节第二功函数层123的材料和厚度使第二功函数层123具有一定的第二功函数。具体的，使所述第二功函数层123的第二功函数在4.3～4.4eV范围内。
本实施例中，为保证所述第二功函数层123具有一定的第二功函数，并考虑到对第二功函数层123制备工艺的要求，所述第二功函数层123的材料与第一功函数层113的材料相同，具体的，为钛铝合金，在所述钛铝合金中，铝原子的原子数百分比在50％～60％的范围内。但是本发明对此不做限制，所述第二功函数层的材料还可以为具有其它钛铝原子百分比的钛铝合金或其它材料。
需要说明的是，在n型晶体管中，功函数层的厚度越大功函数层的功函数越大。本实施中，所述第一功函数层113与第二功函数层123的材料相同，为保证所述第二功函数层123的第二功函数小于第一功函数层113的第一功函数，则所述第二功函数层123的厚度小于第一功函数层113的厚度。具体的，所述第二功函数层123的厚度在20～50埃的范围内。但是本发明对此不作限定，所述第二功函数层的厚度可以根据第二功函数层的材料确定，使第二功函数层具有较小的第二功函数值。
需要说明的是，本实施例中，所述栅极结构还包括位于第二栅介质层122和第二功函数层123之间的第二覆盖层125。所述第二覆盖层125用于实现第二功函数层123与第二栅介质层122之间的电绝缘。
具体的，本实施例中，所述第二覆盖层125的材料和厚度与第一覆盖层115的材料和厚度相同。这样即可以简化第二覆盖层125和第一覆盖层115(如图2所示)的制备工艺；同时，相同的第二覆盖层125和第一覆盖层115对存储器的bate率影响有限，因此，可以降低对第一功函数层113、第二功函数层123的功函数进行调节的复杂度。
此外，需要说明的是，本实施例中，所述栅极结构还包括位于第二功函数层123和第二栅极124之间的第四覆盖层126。
所述第四覆盖层126用于实现第二功函数层123与第二栅极124之间的电绝缘。
具体的，本实施例中，所述第四覆盖层126的材料和厚度与第三覆盖层116(如图2所示)的材料和厚度相同。这样即可以简化第三覆盖层116和第四覆盖层126的制备工艺，同时，相同的第三栅极116和第四栅极126对存储器的bate率影响有限，因此，可以降低对第一功函数层113、第二功函数层123的功函数进行调节的复杂度。
需要说明的是，所述第一栅介质层112、第二栅介质层122，第一覆盖层115、第二覆盖层125，第三覆盖层116、第四覆盖层126以及第一栅极114、第二栅极124会对存储器的相应晶体管的阈值电压产生影响。本实施例是在第一栅介质层112、第二栅介质层122，第一覆盖层115、第二覆盖层125，第三覆盖116、第四覆盖层126以及第一栅极114、第二栅极124具有特定材料和厚度的情况下，对第一功函数层113、第二功函数层123的功函数进行调节。在所述下拉晶体管110和传输晶体管120具有一定阈值电压的情况下，使所述第一掺杂离子111具有较低的浓度，第二掺杂离子121具有较高的浓度，从而增加存储器的beta率，进而增加存储器的静态噪声容量。但是本发明对此不做限定，所述第一栅介质层、第二栅介质层，第一覆盖、第二覆盖层，第三覆盖、第四覆盖层以及第一栅极、第二栅极可以选择其他材料和厚度，并以此为基础对第一功函数层、第二功函数层的功函数进行调节，从而在保证下拉晶体管和传输晶体管具有一定阈值电压的条件下，改变第一掺杂离子、第二掺杂离子浓度，使存储器的beta值增加，进而增加存储器的静态噪声容量。
还需要说明的是，本实施例是以下拉晶体管110和传输晶体管120的阈值电压均在工作电压的二分之一附近的情况为例进行说明的。但是本发明对此不做限定，在另一实施例中，下拉晶体管的结构与前一实施例相同，传输晶体管的阈值电压可以不在工作电压的二分之一附近，第二掺杂离子浓度可以高于1018cm-3，即传输晶体管与现有技术相同，在此不多做赘述。
此外，在其它实施例中，传输晶体管的结构与前一实施例相同，而下拉晶体管可以与现有技术相同，在此不多做赘述。
综上，所述下拉晶体管具有第一功函数层，传输晶体管具有第二功函数层。通过使第一功函数层的功函数大于第二功函数层的功函数，第一掺杂离子的浓度小于第二掺杂离子浓度，使下拉晶体管掺杂离子对载流子的散射作用小于传输晶体管，从而增大下拉晶体管饱和电流与传输晶体管饱和电流的比值，进而增加存储器的beta率，提高存储器的静态噪声容量。
此外，在保证下拉晶体管具有一定阈值电压的情况下，通过减小下拉晶体管第一功函数层的厚度，增加第一功函数层的功函数，使第一功函数层的功函数大于第二功函数层的功函数，从而降低第一掺杂离子的浓度，使第一掺杂离子浓度小于第二掺杂离子浓度，从而增大下拉晶体管饱和电流与传输晶体管饱和电流的比值，进而提高存储器的静态噪声容量。此外，本发明还可以在保证传输晶体管具有一定阈值电压的情况下，通过增加第二功函数层的厚度，减小第二功函数层的功函数，使第二功函数层的功函数小于第一功函数层的功函数，从而增加第二掺杂离子的浓度，使第一掺杂离子浓度小于第二掺杂离子浓度，增大下拉晶体管饱和电流与传输晶体管饱和电流的比值，进而提高存储器的静态噪声容量。
相应的，本发明还提供一种存储器的形成方法，包括：提供衬底，所述衬底包括用于形成下拉晶体管的第一区域和用于形成传输晶体管的第二区域；对第一区域衬底进行掺杂形成第一掺杂区，所述第一掺杂区具有第一掺杂离子；对第二区域衬底进行掺杂形成第二掺杂区，所述第二掺杂区具有第二掺杂离子；在所述第一掺杂区上形成第一栅介质层，并在第二掺杂区上形成第二栅介质层；在所述第一栅介质层上形成第一功函数层；在所述第二栅介质层上形成第二功函数层；在所述第一功函数层上形成第一栅极，并在第二功函数层上形成第二栅极；所述第一功函数层的功函数大于第二功函数层的功函数，所述第一掺杂离子浓度小于第二掺杂离子浓度。
图4至图9是本发明存储器的形成方法一实施例各步骤的结构示意图。所述存储器包括上拉晶体管和下拉晶体管。所述形成方法包括：
请参考图4，提供衬底，所述衬底包括用于形成下拉晶体管的第一区域衬底A和用于形成传输晶体管的第二区域衬底B。
本实施例中，所述衬底为硅衬底，在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底或绝缘体上硅衬底等半导体衬底。
需要说明的是，本实施例中，所述上拉晶体管和下拉晶体管为鳍式场效应晶体管。因此，所述衬底还包括：用于形成下拉晶体管沟道的第一鳍部21和用于形成传输晶体管沟道的第二鳍部22。
本实施例中，形成所述第一鳍部21和第二鳍部22的步骤包括：在所述衬底上形成图形化的掩膜层；以所述掩膜层为掩膜刻蚀所述衬底，在所述第一区域衬底A中形成第一鳍部21，并在第二区域衬底B中形成第二鳍部22。
本实施例中，通过干法刻蚀工艺刻蚀所述衬底。干法刻蚀具有很好的剖面控制和线宽控制，能够较容易地控制第一鳍部21和第二鳍部22的线宽和高度。
请参考图5，对第一区域衬底A进行掺杂形成第一掺杂区211，所述第一掺杂区211具有第一掺杂离子。
本实施例中，对第一区域衬底A进行掺杂形成第一掺杂区211的步骤包括：在所述衬底上形成第一光刻胶230，所述第一光刻胶230覆盖所述第二区域衬底B，露出所述第一区域衬底A；对所述第一鳍部21进行离子注入，形成第一掺杂区211；去除所述第一光刻胶230。
需要说明的是，如果所述第一掺杂离子的浓度过大，对下拉晶体管沟道载流子的散射作用较大，容易降低下拉晶体管的饱和电流，降低存储器的静态噪声容量；如果所述第一掺杂离子的浓度过小，在保证下拉晶体管具有一定阈值电压的条件下，会使第一功函数层的厚度过小，从而给第一功函数层的形成工艺带来困难。因此，所述第一掺杂离子浓度在1015～1017cm-3的范围内。
请参考图6，对第二区域衬底B进行掺杂形成第二掺杂区221，所述第二掺杂区221具有第二掺杂离子。所述第二掺杂离子的浓度大于第一掺杂离子浓度。
本实施例中，对第二区域衬底B进行掺杂形成第二掺杂区211的步骤包括：在所述衬底上形成第二光刻胶231，所述第二光刻胶231覆盖所述第一区域衬底A，露出所述第二区域衬底B；对所述第二鳍部22进行离子注入，形成第二掺杂区221；去除所述第二光刻胶231。
本实施例中，如果所述第二掺杂离子的浓度过小，对传输晶体管沟道中载流子的散射作用较小，容易降低存储器的静态噪声容量；如果所述第二掺杂离子的浓度过大，会影响存储器的性能。因此，所述第二掺杂离子浓度在1017～1018cm-3的范围内。
本实施例中，通过后栅工艺形成所述下拉晶体管和传输晶体管的栅极结构。因此，形成所述第一掺杂区211和第二掺杂区221的步骤之后，所述形成方法还包括：
在所述第一鳍部21和第二鳍部22上分别形成第一伪栅结构和第二伪栅结构。所述第一伪栅结构包括：第一伪栅介质层、第一伪栅和覆盖所述第一伪栅侧壁的第一侧墙；第二伪栅结构包括：第二伪栅介质层、第二伪栅和覆盖所述第二伪栅侧壁的第二侧墙。
形成覆盖所述第一区域衬底A和第二区域衬底B的层间介质层20(如图7所示)。
去除所述第一伪栅介质层、第一伪栅、第二伪栅介质层和第二伪栅。在第一鳍部21和第二鳍部22上形成开口。
后续，在所述第一区域衬底A上形成第一栅极结构，并在第二区域衬底B上形成第二栅极结构。
形成所述第一栅极结构和第二栅极结构的步骤包括：
请参考图7，在所述第一掺杂区211上形成第一栅介质层212，并在第二掺杂区221上形成第二栅介质层222。
本实施例中，所述第一栅介质层212和第二栅介质层222为栅氧层与高k介质层形成的叠层结构。所述栅氧层用于降低高k介质层与第一鳍部21、第二鳍部22之间的界面态密度。所述高k介质层能够减小下拉晶体管和传输晶体管的漏电流和杂质扩散，提高半导体器件的集成度。所述第一栅介质层212和第二栅介质层222的厚度为5～30埃。
请参考图8，在所述第一栅介质层212上形成第一功函数层213。所述第一功函数层213具有第一功函数。
所述第一功函数层213用于通过控制下拉晶体管的阈值电压，调节下拉晶体管210的饱和电流，进而调节存储器的静态存储容量。
本实施例中，形成所述第一功函数层213的步骤包括：通过化学气相沉积工艺形成覆盖所述第一栅介质层212和第二栅介质层222的初始第一功函数层。位于所述第一栅介质层212上的初始第一功函数层形成所述第一功函数层213。
需要说明的是，在保证下拉晶体管具有一定阈值电压的情况下，所述存储器的beta率与第一功函数层213的第一功函数有关，为保证下拉晶体管具有一定阈值电压的情况下，第一掺杂离子211具有较低的浓度，第一功函数层213的选取需综合考虑后续第一栅极及第一栅极与第一鳍部21之间各个结构层的材料和厚度对下拉晶体管阈值电压的影响。本实施例中，通过调节第一功函数层213的材料和厚度使第一功函数层213具有较高的第一功函数。具体的，使所述第一功函数层213的第一功函数在4.3～4.4eV范围内。
本实施例中，为保证所述第一功函数层213具有较高的第一功函数，并考虑到对第一功函数层213制备工艺的要求，所述第一功函数层213的材料选为钛铝合金，在所述钛铝合金中，铝原子所占的原子数百分比为50％～60％。但是本发明对此不做限制，在其他实施中，所述第一功函数层的材料还可以为具有其它钛铝百分比的钛铝合金或其它材料。
本实施例中，为保证所述第一功函数层213的第一功函数在4.3～4.4eV范围内，所述第一功函数层213的厚度在10～20埃的范围内。但是本发明对此不作限定，在其他实施例中，所述第一功函数层的厚度可以根据第一功函数层的材料确定，使第一功函数层具有较大的第一功函数。
继续参考图8，在所述第二栅介质层222上形成第二功函数层223，所述第二功函数层223具有第二功函数。所述第二功函数层223的第二功函数小于第一功函数层213的第一功函数。
所述第一功函数大于第二功函数，在保证下拉晶体管和传输晶体管具有一定阈值电压的情况下，能够使第一掺杂离子浓度小于第二掺杂离子浓度，从而使下拉晶体管的饱和电流大于传输晶体管的饱和电流，提高存储器的静态噪声容量。
所述第二功函数层223用于通过控制传输晶体管的阈值电压，调节传输晶体管的饱和电流。
需要说明的是，在保证传输晶体管具有一定阈值电压的情况下，所述存储器的beta率与第二功函数层223的第二功函数有关，为保证第二掺杂离子具有较高的浓度，且传输晶体管具有一定的阈值电压，第二功函数层223的选取需综合考虑后续第二栅极及第二栅极与第二鳍部22之间各个结构层的材料和厚度对传输晶体管阈值电压的影响。本实施例中，通过调节第二功函数层223的材料和厚度使第二功函数层223具有一定的第二功函数。具体的，使所述第二功函数层223的第二功函数在4.3～4.4eV范围内。
本实施例中，为保证所述第二功函数层223具有一定的第二功函数，并考虑到对第二功函数层223制备工艺的要求，所述第二功函数层223的材料选为钛铝合金，在所述钛铝合金中，铝原子的原子数百分比在50％～60％的范围内。但是本发明对此不做限制，所述第二功函数层的材料还可以为具有其它钛铝原子百分比的钛铝合金或其它材料。
需要说明的是，在n型晶体管中，功函数层的厚度越大，功函数层的功函数越小。为保证所述第二功函数层223的第二功函数小于第一功函数层213的功函数，本实施例中，所述第一功函数213与第二功函数层223的材料相同，则所述第二功函数层223的厚度大于第一功函数层213的厚度。具体的，所述第二功函数层223的厚度在20～50埃的范围内。但是本发明对此不作限定，所述第二功函数层的厚度可以根据第二功函数层的材料确定，使第二功函数层具有较小的第二功函数值。
本实施例中，所述第二功函数层223与第一功函数层213的材料相同。第二功函数层223的厚度大于第一功函数层213的厚度。因此，所述形成第二功函数层223的步骤包括：形成覆盖所述第一栅介质层212的第三光刻胶，所述第三光刻胶露出第二栅介质层222；通过化学气相沉积工艺在初始第一功函数层上形成第二初始功函数层，所述第二栅介质层222上的第一初始功函数层与所述第二栅介质层222上的第二初始功函数层形成所述第二功函数层223。
具体的，本实施例中，所述第二初始功函数层的厚度大于0小于40埃。
需要说明的是，本实施例中，形成所述第一功函数层213和第二功函数层223的步骤之前，所述形成方法还包括：在所述第一栅介质层212和第二栅介质层222上分别形成第一覆盖层215和第二覆盖层225。
所述第一覆盖层215用于实现第一功函数层213与第一栅介质层212之间的电绝缘。所述第二覆盖层225用于实现第二功函数层223与第二栅介质层222之间的电绝缘。
本实施例中，在保证下拉晶体管和传输晶体管具有一定阈值电压的条件下，所述第一覆盖层215和第二覆盖层225的材料与下拉晶体管和传输晶体管的饱和电流有关，从而与存储器的静态噪声容量有关。本实施例中，为了降低调节饱和电流的复杂度，所述第一覆盖层215和第二覆盖层225与现有技术的覆盖层的材料相同。具体的，所述第一覆盖层215和第二覆盖层225的材料为氮化钛。
需要说明的是，如果所述第一覆盖层215和第二覆盖层225的厚度过小很难起到电绝缘的作用，如果所述第一覆盖层215和第二覆盖层225的厚度过大，不利于集成化。具体的，本实施例中，所述第一覆盖层215和第二覆盖层225的厚度为5～50埃。
本实施例中，通过化学气相沉积工艺形成所述第一覆盖层215和第二覆盖层225，在其他实施例中，还可以通过物理气相沉积工艺或原子层沉积工艺形成所述第一覆盖层和第二覆盖层。
请参考图9，在所述第一功函数层213上形成第一栅极214，并在第二功函数层223上形成第二栅极224。
本实施例中，所述第一栅极214和第二栅极224的材料为钛铝合金。所述第一栅极214和第二栅极224的材料对下拉晶体管和传输晶体管阈值电压的影响在对第一功函数层213的第一功函数和第二功函数层223的第二功函数进行调节时考虑在内。
需要说明明的是，本实施例中，形成所述第一栅极214和第二栅极224之前，所述形成方法还包括分别在所述第一功函数层213和第二功函数层223上形成第三覆盖层216和第四覆盖层226。
所述第三覆盖层216用于实现第一功函数层213与第一栅极214之间的电绝缘；所述第四覆盖层226于实现第二功函数层223与第二栅极224之间的电绝缘。
本实施例中，在保证下拉晶体管和传输晶体管具有一定阈值电压的条件下，所述第三覆盖层216和第四覆盖层226的材料与下拉晶体管和传输晶体管的饱和电流有关，从而与存储器的静态噪声容量有关。本实施例中，为了降低调节饱和电流的复杂度，所述第三覆盖层216和第四覆盖层226与现有技术的覆盖层的材料相同。具体的，所述第三覆盖层216和第四覆盖层226的材料为氮化钛。
需要说明的是，如果所述第三覆盖层216和第四覆盖层226的厚度过小很难起到电绝缘的作用，如果所述第三覆盖层216和第四覆盖层226的厚度过大，不利于集成化。具体的，本实施例中，所述第三覆盖层216和第四覆盖层226的厚度为5～50埃。
本实施例中，通过化学气相沉积工艺形成所述第三覆盖层216和第四覆盖层226。在其他实施例中，还可以通过原子层沉积工艺形成所述第三覆盖层和第四覆盖层。
综上，本发明的存储器的形成方法中，所述存储器包括下拉晶体管和上拉晶体管。下拉晶体管和上拉晶体管分别形成有第一功函数层和第二功函数层，且使第一功函数层的功函数大于第二功函数层的功函数；此外，对第一区域衬底和第二区域衬底分别进行掺杂，使第一掺杂离子浓度小于第二掺杂离子浓度，使下拉晶体管的饱和电流大于传输晶体管的饱和电流，从而增加存储器的beta率，提高存储器的静态噪声容量。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种存储器，所述存储器包括下拉晶体管和传输晶体管，所述存储器形成于衬底上，所述衬底包括用于形成下拉晶体管的第一区域衬底和用于形成传输晶体管的第二区域衬底，其特征在于，
所述下拉晶体管包括：
位于第一区域衬底上的第一栅极结构；
所述第一栅极结构包括第一栅介质层、位于第一栅介质层上的第一栅极、位于第一栅介质层与第一栅极之间的第一功函数层、位于第一栅介质层和第一功函数层之间的第一覆盖层以及位于第一功函数层和第一栅极之间的第三覆盖层；
所述第一栅极结构下方的第一区域衬底中具有第一掺杂离子；
所述传输晶体管包括：
位于第二区域衬底上的第二栅极结构；
所述第二栅极结构包括第二栅介质层、位于第二栅介质层上的第二栅极、位于第二栅介质层与第二栅极之间的第二功函数层、位于第二栅介质层和第二功函数层之间的第二覆盖层以及位于第二功函数层和第二栅极之间的第四覆盖层；
所述第二栅极结构下方的第二区域衬底中具有第二掺杂离子；
所述第一功函数层的功函数大于第二功函数层的功函数，所述第一掺杂离子浓度小于第二掺杂离子浓度。
2.如权利要求1所述的存储器，其特征在于，所述第一掺杂离子浓度在1015～1017cm-3的范围内。
3.如权利要求1所述的存储器，其特征在于，所述第二掺杂离子浓度在1017～1018cm-3的范围内。
4.如权利要求1所述的存储器，其特征在于，所述下拉晶体管和传输晶体管为NMOS管，所述第一功函数层的厚度小于第二功函数层的厚度。
5.如权利要求4所述的存储器，其特征在于，所述第一功函数层和第二功函数层的材料为钛铝合金，所述钛铝合金中铝所占的原子数百分比为50％～60％。
6.如权利要求4所述的存储器，其特征在于，所述第一功函数层的厚度在10～20埃的范围内，所述第二功函数层的厚度在20～50埃的范围内。
7.如权利要求1所述的存储器，其特征在于，所述下拉晶体管和传输晶体管为NMOS管，所述第一掺杂离子和第二掺杂离子为硼。
8.如权利要求1所述的存储器，其特征在于，所述第一功函数层的功函数在4.3～4.4eV的范围内，所述第二功函数层的功函数在4.2～4.3eV的范围内。
9.如权利要求1所述的存储器，其特征在于，所述下拉晶体管的阈值电压在0.3～0.4V的范围内；
或传输晶体管的阈值电压在0.3～0.4V的范围内。
10.如权利要求1所述的存储器，其特征在于，所述第一区域衬底包括第一鳍部；所述第二区域衬底包括第二鳍部；
所述第一栅极结构横跨所述第一鳍部，并覆盖所述第一鳍部的顶部和部分侧壁，所述第二栅极结构横跨所述第二鳍部，并覆盖所述第二鳍部的顶部和部分侧壁。
11.如权利要求1所述的存储器，其特征在于，所述第一栅极和第二栅极的材料为钛铝合金；
所述第一栅介质层和第二栅介质层为叠层结构，包括栅氧层以及位于栅氧层上的高k介质层。
12.如权利要求1所述的存储器，其特征在于，所述第一栅介质层和第二栅介质层的厚度为5～30埃。
13.如权利要求1所述的存储器，其特征在于，所述第一覆盖层、第二覆盖层、第三覆盖层、第四覆盖层的材料为氮化钛。
14.如权利要求1所述的存储器，其特征在于，所述第一覆盖层、第二覆盖层、第三覆盖层、第四覆盖层的厚度为5～50埃。
15.一种存储器的形成方法，所述存储器包括下拉晶体管和传输晶体管，其特征在于，包括：
提供衬底，所述衬底包括用于形成下拉晶体管的第一区域衬底和用于形成传输晶体管的第二区域衬底；
对第一区域衬底进行掺杂形成第一掺杂区，所述第一掺杂区具有第一掺杂离子；
对第二区域衬底进行掺杂形成第二掺杂区，所述第二掺杂区具有第二掺杂离子，所述第二掺杂离子浓度大于第一掺杂离子浓度；
在所述第一区域衬底上形成第一栅极结构，并在第二区域衬底上形成第二栅极结构；
形成所述第一栅极结构和第二栅极结构的步骤包括：
在所述第一掺杂区上形成第一栅介质层，并在第二掺杂区上形成第二栅介质层；
在第一栅介质层上形成第一覆盖层；
在第二栅介质层上形成第二覆盖层；
在所述第一覆盖层上形成第一功函数层；
在第一功函数层上形成第三覆盖层；
在所述第二覆盖层上形成第二功函数层；
在第二功函数层上形成第四覆盖层；
在所述第三覆盖层上形成第一栅极，并在第四覆盖层上形成第二栅极，所述第二功函数层的功函数小于第一功函数层的功函数。
16.如权利要求15所述的存储器的形成方法，其特征在于，所述下拉晶体管和传输晶体管为NMOS管，所述第一功函数层的厚度小于第二功函数层的厚度。
17.如权利要求16所述的存储器的形成方法，其特征在于，所述第一功函数层的厚度在10～20埃的范围内，所述第二功函数层的厚度在20～50埃的范围内。
18.如权利要求15所述的存储器的形成方法，其特征在于，所述第一掺杂离子浓度在1015～1017cm-3的范围内；所述第二掺杂离子浓度在1017～1018cm-3的范围内。
19.如权利要求15所述的存储器的形成方法，其特征在于，所述第一功函数层和第二功函数层的材料为钛铝合金，所述钛铝合金中铝所占的原子数百分比为50％～60％。
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