CN107026647A - 时间数字***以及频率合成器 - Google Patents

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Abstract

本发明提供一种时间数字***和频率合成器。该时间数字***用于接收参考时钟信号和可变时钟，可变时钟的频率高于参考时钟信号的频率，该时间数字***包括：补充电路，用于生成延迟参考时钟信号，以及生成在延迟参考时钟信号的转变之前的响应于可变时钟的至少一个脉冲，延迟参考时钟信号是根据参考时钟信号和响应于可变时钟的转变而确定的延迟控制信号生成；以及耦接至补充电路的时间数字转换器(TDC)，接收延迟参考时钟信号和所述响应于可变时钟的至少一个脉冲，并生成TDC信号。本发明的时间数字***以及频率合成器，能够使得TDC的动态范围变得更加灵活，提高TDC的线性和转换速度，减少TDC噪音和功耗并使得TDC架构更简单。

Description

时间数字***以及频率合成器
技术领域
本发明涉及时间数字(time-to-digital)***和相关的频率合成器(frequencysynthesizer)，更具体的，涉及能够减少硬件的复杂度、降低功耗、抑制电源干扰、减少布局面积和增强线性度等的时间数字***和相关频率合成器。
背景技术
现代通信***的核心技术是频率(和/或时钟)合成，锁相环(phase-locked loop,PLL)已经广泛应用于频率合成中。PLL基本上是自校正的控制***，其中一个信号追踪另一个信号。例如，PLL能够通过反馈使得压控振荡器(voltage-controlled oscillator,VCO)的频率与参考时钟信号(reference clock signal,FREF)同步。PLL生成的输出时钟的频率和相位非常稳定。最近，数字通信***中已经实现并采用了数字锁相环(digital PLL,DPLL)。
许多DPLL依赖时间数字转换器(time-to-digital converter,TDC)执行相位检测。一般来说，TDC将两个输入信号(即，参考时钟信号FREF和可变时钟(variable clock,CKV))之间的时间差进行量化，并因此产生差异信号。基本上，检测结果和TDC的输出可以决定数控振荡器(digitally controlled oscillator，DCO)的调整。因此，TDC是DPLL中关键组件，确保TDC的线性、精度和分辨率成为一个重要的问题。
发明内容
有鉴于此，本发明提供一种时间数字***以及频率合成器以解决上述问题。
根据至少一个实施方式，提供了一种时间数字***，用于接收参考时钟信号和可变时钟，其中所述可变时钟的频率高于所述参考时钟信号的频率，所述时间数字***包括：补充电路，用于生成延迟参考时钟信号，以及生成在所述延迟参考时钟信号的转变之前的响应于所述可变时钟的至少一个脉冲，其中所述延迟参考时钟信号根据所述参考时钟信号和响应于所述可变时钟的转变而确定的延迟控制信号生成；以及时间数字转换器TDC，耦接至所述补充电路，接收所述延迟参考时钟信号和所述响应于所述可变时钟的至少一个脉冲，并相应的生成TDC信号。
根据至少一个实施方式，提供了一种频率合成器，包括：补充电路，用于接收参考时钟信号和可变时钟，生成延迟参考时钟信号，以及生成在所述延迟参考时钟信号的转变之前的响应于所述可变时钟的至少一个脉冲，其中所述延迟参考时钟信号根据所述参考时钟信号和响应于所述可变时钟的转变而确定的延迟控制信号生成，其中所述可变时钟的频率高于所述参考时钟信号的频率；以及时间数字转换器TDC，耦接至所述补充电路，接收所述延迟参考时钟信号和所述响应于所述可变时钟的至少一个脉冲，并相应的生成TDC信号。
本发明的时间数字***以及频率合成器，能够使得TDC的动态范围变得更加灵活，提高TDC的线性和转换速度，减少TDC噪音和功耗并使得TDC架构更简单。
在阅读各个附图中例示的优选实施例的如下详细描述之后，本发明的这些和其他目的对本领域技术人员来说无疑将变得显而易见。
附图说明
图1是例示TDC的示意图。
图2例示了参考时钟信号FREF的上升沿和可变时钟CKV的上升沿之间的时间差的示意图。
图3是例示DPLL电路的示意框图。
图4A是例示LDO输出电压轻微受具有相对较窄宽度的过滤器窗口影响的示意图。
图4B是例示LDO输出电压受具有相对较宽宽度的过滤器窗口显著影响的示意图。
图5A是例示将窗口宽度的两个调整阶段应用至参考时钟信号FREF和具有第一频率的第一可变时钟CKVF1的组合的示意图。
图5B是例示将窗口宽度的两个调整阶段应用至参考时钟信号和具有更高频率的可变时钟的组合的示意图。
图6是例示补充电路的原理示意图。
图7是例示补充电路中信号和组件的框图。
图8是例示补充电路中信号波形的时序图。
图9A和图9B是例示选择奇数作为阈值CNTth时两种极端情况下精细窗口信号的示意图。
图10A和图10B是例示选择偶数作为阈值CNTth时两种极端情况下精细窗口信号的示意图。
具体实施方式
本发明所附图示的实施例或例子将如以下说明。本发明的范围并非以此为限。本领域技术人员应当明白在不脱离本发明的精神和架构的前提下，当可作些许更动、替换和置换。
图1是例示TDC的示意图。TDC 10可以包括一系列的延迟元件(例如，逆变器)11a、11b…11n、多个D触发器13a、13b…13n以及译码器15。在接收到参考时钟信号FREF和可变时钟CKV后，TDC 10输出TDC信号，即e[k]，其值与两个输入信号之间的相位差成正比。在实际应用中，可变时钟CKV的频率fCKV明显高于参考时钟信号FREF的频率fFREF。例如，参考时钟信号FREF具有26MHz或52MHz的频率，而可变时钟CKV具有8GHz或12GHz的频率。
图2例示了参考时钟信号FREF的上升沿和可变时钟CKV的上升沿之间的时间差的示意图。如图2所示，在可变时钟CKV的位于参考时钟信号FREF的上升沿附近的四个上升沿(eu1、eu2、eu3、eu4)中，TDC只选择在参考时钟信号FREF明显转变之前可变时钟CKV的最后一个上升沿。例如，在图2中，可变时钟CKV的第二个上升沿eu2与参考时钟信号FREF的上升沿相比较，以获得一个时间间隔。因此，TDC产生TDC信号，以数字地表示时间间隔Δtdiff＝|t3-t2|。
为了避免错误地选择不是参考时钟信号FREF脉冲的上升沿之前发生的可变时钟CKV的最后一个脉冲的上升沿，可以使用过滤器窗口(filter window)的概念。过滤器窗口用于抑制可变时钟CKV的没有接近参考时钟信号FREF的上升沿的冗余脉冲(redundantpulse)。根据本发明的实施方式，提供了用于抑制可变时钟CKV的冗余脉冲的补充电路(supplement circuit)。
图3是例示DPLL电路的示意框图，在DPLL电路内部可以实现补充电路和TDC。由于DPLL电路的低功耗和高集成度，DPLL电路可以作为射频电路中的频率合成器，以便为发送器和接收器创建稳定且可调的本地振荡器。DPLL电路具有好几个数字器件，如包括补充电路71和TDC 73的时间数字***70、数字环路滤波器(digital loop filter,LPF)75、DCO77、重新定时(re-time)电路79和其他数字器件。
频率命令字(frequency command word,FCW)的倍数表示分频器控制，重新定时电路79用于重新同步。DCO 77用来取代VCO，其生成对称的(symmetrical)可变时钟CKV，该可变时钟CKV的频率和相位用于与参考时钟信号FREF的频率和相位相比较。补充电路71和重新定时电路79接收参考时钟信号FREF和可变时钟CKV。重新定时电路79通过在可变时钟CKV的明显转变(significant transition)处对参考时钟信号FREF重新定时，提供经重新定时的参考时钟信号(简称CKR)。经重新定时的参考时钟信号的每个明显转变与可变时钟CKV的明显转变相对齐。此外，可变时钟CKV可以由耦接到补充电路71的振荡器(图中未示出)提供。
DCO 77响应于从数字环路滤波器75发送的控制信号生成可变时钟CKV。数字环路滤波器75基于可变时钟CKV、FCW的倍数、经重新定时的参考时钟信号CKR和TDC信号(e[k])，生成控制信号。当可变时钟CKV达到与参考时钟信号FREF锁定的状态时，可变时钟CKV的频率是参考时钟信号FREF的FCW倍。
根据本发明的实施方式，补充电路71提供过滤器窗口，用于抑制可变时钟CKV的脉冲。简而言之，过滤器窗口可以减少可变时钟CKV的将要传输到TDC 73的脉冲的数量。因此，由于可变时钟CKV的不必要的脉冲被提前去除，因而TDC 73的性能和功耗可以改善。此外，补充电路71可以与各种类型的TDC 73一起使用，各种类型的TDC 73如缓冲延迟线TDC、逆变器延迟线TDC、选通的环形振荡器TDC、游标式(Vernier)TDC、游标环式(Vernier Ring)TDC、平行TDC等。
如图3所示，PLL的功能不受***补充电路71的影响。补充电路71接收参考时钟信号FREF和可变时钟CKV，并生成两个输出至TDC 73。为了说明，补充电路71的输出被分别定义为延迟参考时钟信号REFin和经过滤的可变时钟(有效CKV)。经过滤的可变时钟表示在延迟参考时钟信号REFin的明显转变之前的可变时钟CKV的至少一个脉冲。换种方式来讲，经过滤的可变时钟(有效CKV)对应于可变时钟CKV在过滤器窗口的脉冲持续时间内的脉冲。
低压差稳压器(low-dropout regulator，LDO)可用于DPLL电路中，用于从电压源接收电源电压(例如，1.8V)并输出操作电压(例如，1.2V)至TDC 73和DCO 77。过滤器窗口的脉冲宽度会导致LDO的操作电压(即，LDO的输出电压)的波动。因此，补充电路71需要选择过滤器窗口的合适的脉冲宽度。否则，TDC 73的性能和功耗将会受到影响。
在图4A和图4B中，描述了选择过滤器窗口的脉冲宽度的重要性。假设在图4A和图4B中补充电路71接收两组相同的参考时钟信号FREF和可变时钟CKV。然而，图4B中过滤器窗口的脉冲宽度被假设为比图4A中更宽。为了比较，在图4A和图4B中，过滤器窗口的脉冲宽度被表示为网格状阴影。
图4A是例示LDO输出电压轻微受具有相对较窄宽度的过滤器窗口影响的示意图。在图4A中，示出了两个过滤器窗口具有较窄宽度。
第一过滤器窗口(W11)在时间点t1从第一电平(低电平)上升到第二电平(高电平)，并且在时间点t3从第二电平下降到第一电平。第一过滤器窗口(W11)的下降沿与参考时钟信号FREF的第一(左侧)脉冲的上升沿一致。第二过滤器窗口(W12)在时间点t4从第一电平上升到第二电平，并且在时间点t6从第二电平下降到第一电平。第二过滤器窗口(W12)的下降沿与参考时钟信号FREF的第二(右侧)脉冲的上升沿一致。
可变时钟CKV的一个脉冲包括在第一过滤器窗口(W11)中。在时间点t1和t2之间的持续时间中接收的可变时钟CKV的脉冲被视为第一经过滤的可变时钟脉冲(图4A中所示的有效CKV的左侧脉冲)。可变时钟信号CKV的另一个脉冲包括在第二过滤器窗口(W12)中。在时间点t5和t6之间的持续时间中接收的可变时钟CKV的另一个脉冲被视为第二经过滤的可变时钟脉冲(图4A中所示的有效CKV的右侧脉冲)。
如图4A所示，经过滤的可变时钟的第一脉冲的上升沿和参考时钟信号FREF的第一(左侧)脉冲的上升沿共同确定了第一时间差Δtdiff1，经过滤的可变时钟的第二脉冲的上升沿和参考时钟信号FREF的第二(右侧)脉冲的上升沿共同确定了第二时间差Δtdiff2。参考时钟信号FREF的第一(左侧)脉冲的上升沿发生在时间点t3，参考时钟信号FREF的第二(右侧)脉冲的上升沿发生在时间点t6。因此，TDC 73将检测第一时间差Δtdiff1，该第一时间差Δtdiff1等于时间点t1和时间点t3之间的持续时间(Δtdiff1＝t3-t1)。此外，TDC 73将检测第二时间差Δtdiff2，该第二时间差Δtdiff2等于时间点t5和时间点t6之间的持续时间(Δtdiff2＝t6-t5)。
在图4A中，LDO输出电压在时间点t1和时间点t3之间的持续时间以及时间点t5和时间点t6之间的持续时间中略有下降。在实际应用中，LDO输出电压可能会受到经过滤的可变时钟的脉冲数量的影响。
图4B是例示LDO输出电压受具有相对较宽宽度的过滤器窗口显著影响的示意图。在图4B中，示出了两个过滤器窗口(W21和W22)具有较宽宽度。图4B中的第一(左侧)过滤器窗口W21假定宽于图4A中的第一(左侧)过滤器窗口W11；图4B中的第二(右侧)过滤器窗口W22假定宽于图4A中的第二(右侧)过滤器窗口W12。
第一(左侧)过滤器窗口(W21)在时间点t1从第一电平上升到第二电平，并且在时间点t4从第二电平下降到第一电平。第一过滤器窗口(W21)的下降沿与参考时钟信号FREF的第一(左侧)脉冲的上升沿一致。第二过滤器窗口(W22)在时间点t5从第一电平上升到第二电平，并且在时间点t7从第二电平下降到第一电平。第二过滤器窗口(W22)的下降沿与参考时钟信号FREF的第二(右侧)脉冲的上升沿一致。第一过滤器窗口(W21)对应于经过滤的可变时钟的三个脉冲(即，在图4B中被表示为组G1的有效CKV的脉冲)，第二过滤器窗口(W22)对应于经过滤的可变时钟的五个脉冲(即，在图4B中被表示为组G2的有效CKV的脉冲)。
即使经过滤的可变时钟(有效CKV)的多于一个脉冲被包括在过滤器窗口中，在参考时钟信号FREF的上升沿之前只有经过滤的可变时钟(有效CKV)的最后一个脉冲的上升沿被选择为TDC 73的输入。也就是说，经过滤的可变时钟(有效CKV)的被选择的脉冲的上升沿发生在参考时钟信号FREF的上升沿之前并且最接近参考时钟信号FREF的上升沿，并且TDC73将该经过滤的可变时钟(有效CKV)的被选择的脉冲的上升沿与参考时钟信号FREF的上升沿进行比较。例如，经过滤的可变时钟(有效CKV)的发生在时间点t2和t6的脉冲的上升沿被选择和比较。
为了说明，经过滤的可变时钟(有效CKV)的由TDC 73接收的脉冲被进一步定义为目标可变时钟CKVin。因此，在图4B中，组G1中经过滤的可变时钟(有效CKV)的仅第三个脉冲和组G2中经过滤的可变时钟(有效CKV)的仅第五个脉冲被选择作为目标可变时钟CKVin。
目标可变时钟CKVin的第一个脉冲，即，组G1中经过滤的可变时钟(有效CKV)的第三个脉冲，在时间点t2从第一电平转变为第二电平，并且在时间点t3从第二电平转变为第一电平。TDC 73测量第一时间差Δtdiff1，该第一时间差Δtdiff1表示目标可变时钟CKVin的第一个脉冲的上升沿(发生在时间点t2)与参考时钟信号FREF的第一个上升沿(发生在时间点t4)之间的持续时间，即Δtdiff1＝t4-t2。
目标可变时钟CKVin的第二个脉冲，即，组G2中经过滤的可变时钟(有效CKV)的第五个脉冲，在时间点t6从第一电平转变为第二电平，并且在时间点t7从第二电平转变为第一电平。TDC 73测量第二时间差Δtdiff2，该第二时间差Δtdiff2表示目标可变时钟CKVin的第二个脉冲的上升沿(发生在时间点t6)与参考时钟信号FREF的第二个上升沿(发生在时间点t7)之间的持续时间，即Δtdiff2＝t7-t6。
在图4B中，参考时钟信号FREF和可变时钟CKV与图4A中的参考时钟信号FREF和可变时钟CKV相同。因此，图4A和图4B中的第一时间差Δtdiff1彼此相等，图4A和图4B中的第二时间差Δtdiff2也彼此相等。图4A和图4B中的过滤器窗口的脉冲宽度不同。当过滤器窗口的脉冲宽度增加时，经过滤的可变时钟(有效CKV)的脉冲数量增加。
如图4B所示，LDO输出电压在时间点t1和时间点t4之间的持续时间以及时间点t5和时间点t7之间的持续时间中明显下降。时间点t1和时间点t4之间的持续时间实质上相当于第一过滤器窗口W21的脉冲的持续时间(宽度)，时间点t5和时间点t7之间的持续时间实质上相当于第二过滤器窗口W22的脉冲的持续时间(宽度)。显然，LDO输出电压明显下降的这两个范围与生成的两个过滤器窗口是正相关。由于两个过滤器窗口并不直接传输到TDC73，两个过滤器窗口造成的影响是间接的。
经过滤的可变时钟(有效CKV)的脉冲传送到TDC 73作为其输入。如前所述，经过滤的可变时钟(有效CKV)的脉冲是基于过滤器窗口和可变时钟CKV产生的。经过滤的可变时钟(有效CKV)的明显转变高度影响TDC 73的操作，TDC 73的操作电压强烈依赖于LDO输出电压。因此，经过滤的可变时钟(有效CKV)的频繁转变将导致LDO输出的波动。换句话讲，当由过滤器窗口生成或留下更多的经过滤的可变时钟(有效CKV)的脉冲，并且这些脉冲被传送到TDC 73时，LDO输出电压下降更多。在某些场合，LDO输出电压的下降可能会达到50mV，而这对于在高速应用TDC 73是无法忍受的。
简言之，过滤器窗口的脉冲宽度决定了将要传送到TDC 73的经过滤的可变时钟(有效CKV)的脉冲数量，该脉冲数量将引起LDO输出电压的下降。因此，TDC 73的操作将严重受到影响并且TDC 73中的多个延迟元件必须操作在较低的电压水平。因此，会有较少的电流流经TDC 73中的延迟元件并且在延迟元件之间出现额外的延迟时间。因此，如果LDO输出电压下降，则TDC 73的分辨率和线性度将降低。比较图4A和图4B可以发现，TDC 73接收越多的不必要的CKV信号，则浪费越多的功耗，并且TDC 73的分辨率降低。
为了节省功耗和保持TDC 73的分辨率，提供了能够生成精确校准的过滤器窗口的补充电路。并行的通信设备可以集成不同的通信协议，从而DPLL电路可以用于合成具有不同频率的信号。也就是说，将要合成的可变时钟CKV和参考时钟信号FREF的频率可以不同。因此，精确校准的窗口可能适合于一组第一可变时钟CKV1和第一参考时钟信号FREF1，但不适合于另一组第二可变时钟CKV2和第二参考时钟信号FREF2。因此，过滤器窗口的脉冲宽度的选择改变TDC 73的性能，并且过滤器窗口的脉冲宽度需要动态地校准和调整，使得可以响应于可变时钟CKV和参考时钟信号FREF的变化来确定适当的脉冲宽度。
简要总结上述内容，需要脉冲宽度灵活可调的过滤器窗口。根据本发明的实施方式，生成过滤器窗口的问题转化为生成两种类型的过滤器窗口信号：粗窗口信号(第一窗口信号)和精细窗口信号(第二窗口信号)。粗窗口信号WINcrs和精细窗口信号WINfn的脉冲宽度都是可调节的。在图5A和图5B中例示了粗窗口信号WINcrs和精细窗口信号WINfn的目的、实现和使用。
简言之，粗窗口信号WINcrs的脉冲宽度首先取决于参考时钟信号FREF的上升沿和延迟控制信号DLYctrl。精细窗口信号WINfn的脉冲宽度基于粗窗口信号WINcrs的脉冲宽度和可变时钟CKV确定。下面将描述对精细窗口信号WINfn的脉冲宽度的校准以及生成粗窗口信号WINcrs和精细窗口信号WINfn。
补充电路71的操作可以被定义为校准模式和正常操作模式。粗窗口信号WINcrs的脉冲宽度可以在校准模式中动态地调整以及在正常操作模式中保持不变。精细窗口信号WINfn的脉冲宽度根据粗窗口信号WINcrs以及可变时钟CKV的脉冲的下降沿确定。
正如上面提到的，当参考时钟信号FREF的频率或可变时钟CKV的频率任一者发生变化时，补充电路71需要检测并更新粗窗口信号WINcrs的新脉冲宽度，补充电路71进入校准模式。因此，粗窗口信号WINcrs的脉冲宽度将被反复调整，直到满足预定条件。
基于粗窗口信号WINcrs的脉冲的持续时间期间产生的可变时钟CKV的明显转变(例如，上升沿和下降沿)的数量确定预定条件是否被满足。粗窗口信号WINcrs的脉冲的持续时间期间产生的可变时钟CKV的明显转变的数量由高速计数器计数，以获得计数值QALL。基于高速计数器的类型以及阈值CNTth和计数值QALL之间的比较来确定预定的条件是否被满足。当确定满足预定的条件时，补充电路71退出校准模式，并进入正常模式。
可以通过自动检测或固件的设置来开始校准过程。在一些应用程序中，DPLL电路可用于支持相对简单的协议。因此，只要DPLL电路开启补充电路71就可以操作在校准模式，并且在校准过程完成后电路补充71可以保持操作在正常操作模式。在其他应用程序中，DPLL电路可以被设计为支持不同的通信***，从而要求DPLL电路能够合成具有不同频率的信号。在这种情况下，补充电路71被设计为每当参考时钟信号FREF和/或可变时钟CKV的频率发生变化时，补充电路71操作在校准模式下。
图5A和图5B示意地例示了假设预定条件被满足了的场景。虽然图5A和图5B的预定条件假定为相同，即，计数值QALL和阈值CNTth都等于“3”，但是图5A和图5B中的粗窗口信号(WINcrsF1和WINcrsF2)的脉冲宽度不同，因为图5A和图5B中可变时钟(CKVF1和CKVF2)的频率是不同的。后面将例示关于如何确定预定条件被满足以及确定粗窗口信号WINcrs的脉冲宽度的细节。为了说明，点状阴影对应于粗窗口信号(WINcrsF1和WINcrsF2)的脉冲宽度(持续时间)，网格状阴影对应于精细窗口信号(WINfnF1和WINfnF2)的脉冲宽度(持续时间)。
图5A是例示将窗口宽度的两个调整阶段应用至参考时钟信号FREF和具有第一频率的第一可变时钟CKVF1的组合的示意图。图5A中所示信号(从上到下)分别为参考时钟信号FREF、对应于第一可变时钟CKVF1的粗窗口信号WINcrsF1的脉冲、与粗窗口信号WINcrsF1的脉冲持续时间相比较的第一可变时钟CKVF1、对应于粗窗口信号WINcrsF1的经过滤的可变时钟(有效CKVF1)、对应于第一可变时钟CKVF1的精细窗口信号WINfnF1的脉冲、与精细窗口信号WINfnF1的脉冲持续时间相比较的第一可变时钟CKVF1、延迟参考时钟信号REFinF1和目标可变时钟CKVinF1。
在图5A中，参考时钟信号FREF在时间点t1从低电平转换到高电平。参考时钟信号FREF延迟粗窗口信号WINcrsF1的脉冲持续时间后生成延迟参考时钟信号REFinF1。因此，延迟参考时钟信号REFinF1的上升沿(在时间点t5)与参考时钟信号FREF的上升沿(在时间点t1)之间的持续时间等于粗窗口信号WINcrsF1的脉冲持续时间。
参考时钟信号FREF的上升沿定义了粗窗口信号WINcrsF1的开始。在图5A中，如果边沿计数器获得的计数值QALL等于“3”，则确定满足预定条件。因此，在粗窗口信号WINcrsF1的脉冲持续时间(范围)内可以观察到可变时钟CKV的三个边沿。在图5A中，可变时钟CKV的这三个边沿包括发生在时间点t2的上升沿、发生时间点t3的下降沿和发生时间点t4的另一个上升沿。
精细窗口信号WINfnF1由粗窗口信号WINcrsF1和粗窗口信号WINcrsF1内可变时钟CKVF1的下降沿共同决定。如图5A所示，粗窗口信号WINcrsF1内可变时钟CKVF1信号的下降沿发生在时间点t3。因此，精细窗口信号WINfnF1在时间点t3从低电平转换到高电平。精细窗口信号WINfnF1与粗窗口信号WINcrsF1在相同的时间点结束。因此，精细窗口信号WINfnF1在时间点t5从高电平转换到低电平。
精细窗口信号范围内的可变时钟CKVF1的上升沿和精细窗口信号的下降沿共同生成目标可变时钟CKVinF1。目标可变时钟CKVinF1和延迟参考时钟信号REFin被传送到TDC73。
图5B是例示将窗口宽度的两个调整阶段应用至参考时钟信号和具有更高频率的可变时钟的组合的示意图。图5B中所示信号(从上到下)分别为参考时钟信号FREF、对应于第二可变时钟CKVF2的粗窗口信号WINcrsF2的脉冲、与粗窗口信号WINcrsF2的脉冲持续时间相比较的第二可变时钟CKVF2、对应于粗窗口信号WINcrsF2的经过滤的可变时钟(有效CKVF2)、对应于第二可变时钟CKVF2的精细窗口信号WINfnF2的脉冲、与精细窗口信号WINfnF2的脉冲持续时间相比较的第二可变时钟CKVF2、延迟参考时钟信号REFinF2和目标可变时钟CKVinF2。图5B中所示信号的生成与图5A中信号的生成类似，因此不再重复例示图5中生成信号的细节。
为了便于例示，假定图5A和图5B所示的参考时钟信号相同。然而，第一可变时钟CKVF1的频率低于第二可变时钟CKVF2的频率。图5A中粗窗口信号WINcrsF1和精细窗口信号WINfnF1的脉冲宽度比图5B中更宽，这是因为粗窗口信号WINcrs的脉冲宽度是基于可变时钟CKV信号的边沿的数量决定的，并且图5A中第一可变时钟CKVF1的频率较低。因此，当可变时钟CKV的频率较低时，其对应的粗窗口信号WINcrs和精细窗口信号WINfn的脉冲宽度就较宽，反之亦然。
在图5A和图5B中，待传送到TDC 73的可变时钟CKV的脉冲数量保持一致(例如，在图5A和图5B中为1)，由于粗窗口信号和精细窗口信号的脉冲宽度可以基于可变时钟CKV的频率变化而剧烈变化。在一些应用中，精细窗口信号WINfn中包含的并且传送到TDC 73的可变时钟CKV的脉冲数量可以大于“1”。在这种情况下，TDC 73只选择参考时钟信号FREF的明显转变之前可变时钟CKV的最后一个上升沿进行比较。
正如上文所述，在本实施方式中，粗窗口信号WINcrs的脉冲宽度和精细窗口信号WINfn的脉冲宽度可以自由调节，而不是被动地设置为固定宽度。因此，可以减少TDC 73的输入处引起的明显转变，并且可以最小化LDO输出电压的下降。
图6是例示补充电路的原理示意图。补充电路3耦接到TDC(图6未示出)。根据本发明的实施方式，补充电路3包括彼此耦接的窗口生成电路31、窗口评估器33和脉冲微调电路35。
当补充电路3运行在正常操作模式下时，粗窗口信号WINcrs的脉冲宽度不调整，窗口评估器33不需要评估粗窗口信号WINcrs的脉冲宽度。图6中的虚线表示，在正常操作模式下时仅窗口生成电路31和脉冲微调电路35运行。
如上文所述，补充电路3中的电路用于生成两个窗口信号，粗窗口信号WINcrs和精细窗口信号WINfn。粗窗口信号WINcrs由窗口生成电路31生成并由窗口评估器33进行评估。精细窗口信号WINfn由脉冲微调电路35生成。
窗口生成电路31被配置为接收参考时钟信号FREF和可变时钟CKV信号。窗口生成电路31将参考时钟信号FREF延迟一段延迟持续时间并相应的生成延迟参考时钟REFin。换句话讲，延迟参考时钟REFin的生成可以视为是在一段延迟持续时间之后复制参考时钟信号FREF。延迟参考时钟REFin被传送到TDC。此外，窗口生成电路31生成将被传送到窗口评估器33和脉冲微调电路35的粗窗口信号WINcrs。延迟时间等于粗窗口信号WINcrs的脉冲宽度。
窗口评估器33评估粗窗口信号WINcrs的脉冲宽度并生成延迟控制信号DLYctrl至窗口生成电路31。通过从窗口评估器33接收延迟控制信号DLYctrl，窗口生成电路31能够调整粗窗口信号WINcrs的宽度和延迟持续时间。
脉冲微调电路35接收可变时钟CKV和粗窗口信号WIINcrs。在脉冲微调电路35内部，可变时钟CKV经粗窗口信号WINcrs过滤，从而留下经过滤的可变时钟(有效的CKV)。由于可能存在经过滤的可变时钟(有效的CKV)的多于一个脉冲，脉冲微调电路35进一步生成精细窗口信号以抑制经过滤的可变时钟(有效的CKV)的脉冲中的冗余脉冲。目标可变时钟CKVin被发送到TDC。在接收延迟参考时钟REFin和目标可变时钟CKVin后，TDC输出TDC信号，该TDC信号代表延迟参考时钟信号REFin与目标可变时钟CKVin的脉冲之间的相位差。
分辨率、动态范围、非线性和转换速度是评估TDC的重要特征。动态范围是使用TDC时的整个测量范围。通过补充电路3，因为在TDC的输入处造成的明显转变的数量被最小化，TDC的动态范围变得更加灵活。此外，TDC的线性和转换速度可以提高。因此，使用补充电路3可以减少TDC噪音并使得TDC架构更简单。
图7是例示补充电路3中组件和信号的示意图。窗口生成电路31包括彼此耦接的粗窗口生成器(第一窗口生成器)31a和可编程延迟电路31b。窗口评估器33包括边沿计数器33a和确定电路331，确定电路331进一步包括比较器33b、步进计数器(step counter)33c和保持电路33d。保持电路33d和步进计数器33c都耦接到比较器33b和窗口生成电路31。脉冲微调电路35包括精细窗口生成器(第二窗口生成器)35a以及与逻辑门35b，精细窗口生成器35a耦接到与逻辑门35b和粗窗口生成器31a。
首先，例示了窗口生成电路31的操作。粗窗口生成器31a接收参考时钟信号FREF并输出延迟参考时钟信号REFin和粗窗口信号WINcrs。粗窗口信号WINcrs被传送到窗口评估器33和脉冲微调电路35。可编程延迟电路31b根据从窗口评估器33发送的延迟控制信号DLYctrl，输出延迟计数变量DLY至粗窗口生成器31a。
延迟控制信号DLYctrl可来自于保持电路33d和步进计数器33c其中之一。当补充电路3在校准模式下时，可编程延迟电路31b从步进计数器33c接收延迟控制信号DLYctrl直到确定预定条件被满足。当确定预定条件被满足时或者补充电路3在正常操作模式时，可编程延迟电路31b可以从保持电路33d接收延迟控制信号DLYctrl。
根据本发明的另一个实施方式，延迟计数变量DLY由延迟控制信号DLYctrl控制。延迟计数变量DLY可以存储在寄存器中，当可编程延迟电路31b从窗口评估器33接收延迟控制信号DLYctrl时，可编程延迟电路31b可以获取延迟计数变量DLY的值。如果延迟控制信号DLYctrl是从步进计数器33c发送的，则可编程延迟电路31b获取延迟计数变量DLY的值，并随着步进值改变它。如果延迟控制信号DLYctrl是从保持电路33d发送的，则可编程延迟电路31b仅获取延迟计数变量DLY。
延迟计数变量DLY用于存储正整数，该正整数代表生成延迟持续时间所需的延迟单元的数量。例如，如果延迟单元的持续时间是2皮秒(picosecond)并且延迟计数变量DLY等于“5”，则延迟持续时间被设置为10皮秒(2皮秒*5＝10皮秒)。
延迟计数变量DLY的初始值与步进计数器33c的类型正相关，并且可以自由选择。例如，如果步进计数器33c运行在向上计数(up-counting)的方式，则延迟计数变量DLY的初始值可以是较小的正整数(例如，1)。然而，如果步进计数器33c运行在向下计数(down-counting)的方式，延迟计数变量DLY的初始值可以是较大的正整数(例如，20)。
基于延迟计数变量DLY和单位延迟Δtdly，粗窗口生成器31a可以获得延迟持续时间并生成延迟参考时钟信号REFin和粗窗口信号WINcrs。延迟参考时钟信号REFin被发送到TDC，而粗窗口信号WINcrs被发送到脉冲微调电路35和窗口评估器33。
其次，例示了窗口评估器33的操作。边沿计数器33a是由粗窗口信号WINcrs使能(EN)的高速计数器。边沿计数器33a对落入粗窗口信号WINcrs的脉冲内的可变时钟CKV的明显转变(上升沿和下降沿)的数量进行计数。边沿计数器33a然后输出其计数值QALL至比较器33b。只要补充电路3开始进入校准模式，计数值QALL就被重置为“0”。
比较器33b从边沿计数器33a接收计数值QALL，以及接收阈值CNTth。阈值CNTth可以是从外部(例如，控制器)发送的。接着，比较器33b生成比较结果，以选择步进计数器33c和保持电路33d其中之一。当预定条件不满足时，比较结果表明步进计数器33c被选中。当预定条件满足时，比较结果表明保持电路33d被选中。
步进计数器33c可以以向上计数或者向下计数的方式计数。在步进计数器33c以向上计数的情况下，步进值是正整数，并且如果计数值QALL等于或小于阈值CNTth时，比较器33b确定预定条件被满足。在步进计数器33c以向下计数的情况下，步进值是负整数，并且如果计数值QALL等于或大于阈值CNTth时，比较器33b确定预定条件被满足。
脉冲微调电路35生成精细窗口信号WINfn，用于修整在粗窗口信号WINcrs的脉冲持续时间内的冗余的经过滤的可变时钟(有效CKV)。使用精细窗口生成器(第二窗口生成器)35a确保了传送到TDC的CKV信号的数量是一致的。因此，TDC可以运行在功率高效的方式。接着，与逻辑门35b根据精细窗口信号WINfn和可变时钟CKV生成目标可变时钟CKVin。在图7中，脉冲微调电路35还可以包括反向器35c，精细窗口生成器35a根据粗窗口信号WINcrs和反向的可变时钟CKV生成精细窗口信号WINfn。另选地，图7中脉冲微调电路35也可以不包括反向器35c，而其他电路进行相应的调整，以便能够生成精细窗口信号WINfn。
根据本发明的另一个实施方式，辅助窗口生成器(图中未示出)和辅助边沿计数器(图中未示出)可以与粗窗口生成器31a和边沿计数器33a并行放置。辅助窗口生成器和辅助边沿计数器可以基本上分别是粗窗口生成器31a和边沿计数器33a的复制。
辅助窗口生成器用于生成辅助窗口信号WINaux。假定辅助窗口信号WINaux的脉冲持续时间和粗窗口信号WINcrs的脉冲持续时间相等。辅助窗口信号WINaux的脉冲的上升沿比粗窗口信号WINcrs的脉冲的上升沿略早或略迟开始。
类似于边沿计数器33a的操作，辅助边沿计数器对辅助窗口信号WINaux的脉冲持续时间内的边沿的数量进行计算，并获取辅助计数值QALL’。对应于辅助窗口生成器的辅助计数值QALL’进一步与对应于粗窗口生成器31a的计数值QALL进行比较。
在通常情况下，计数值QALL和辅助计数值QALL’是相等的。如果这两个计数结果(QALL和QALL’)是相等的，计数值QALL可以直接被传送给比较器33b。
在一些临界的情况下，在粗窗口信号WINcrs和辅助窗口信号WINaux之间的轻微时间差中可能存在临界边沿(上升沿或下降沿)，从而临界边沿仅被边沿计数器33a和辅助边沿计数器其中之一计数。因此，计数值QALL不等于辅助计数值QALL’。如果计数值QALL大于辅助计数值QALL’，比较器33b比较计数值QALL和阈值CNTth。如果辅助计数值QALL’大于计数值QALL，则比较器33b比较辅助计数值QALL’和阈值CNTth。即，选择这两个计数值中的最大值用于确定预定条件是否满足。
图8是例示补充电路中信号波形的时序图。这些信号是图7所示的示例性信号。
图8中的第一行对应于参考时钟信号FREF。参考时钟信号FREF的第一(左侧)脉冲的上升沿发生在时间点t1，其下降沿发生在时间点t6。参考时钟信号FREF的第二(右侧)脉冲的上升沿发生在时间点t7，其下降沿发生在时间点t13。
图8中的第二行对应于延迟参考时钟信号REFin。延迟参考时钟信号REFin的第一(左侧)脉冲的上升沿发生在时间点t4，其下降沿发生在时间点t6。延迟参考时钟信号REFin的第二(右侧)脉冲的上升沿发生在时间点t11，其下降沿发生在时间点t13。
图8中第三行和第四行分别对应于可变时钟CKV和粗窗口信号WINcrs。为了简单起见，点状阴影对应于粗窗口信号WINcrs的脉冲宽度(持续时间)。如图8中所示的被圆圈圈起来的数字所示，在粗窗口信号WINcrs的第一(左侧)脉冲内有可变时钟CKV的两个明显转变(边沿)，以及在粗窗口信号WINcrs的第二(右侧)脉冲内有可变时钟CKV的三个明显转变(边沿)。粗窗口信号WINcrs的第一(左侧)脉冲的上升沿发生在时间点t1，其下降沿发生在时间点t4。粗窗口信号WINcrs的第二(右侧)脉冲的上升沿发生在时间点t7，其下降沿发生在时间点t11。
以单位延迟Δtdly为单位示出了粗窗口信号WINcrs的脉冲。粗窗口信号WINcrs的第一脉冲被表示为7个单位延迟(|t4-t1|＝Δtdly*7)，粗窗口信号WINcrs的第二脉冲被表示为8个单位延迟(|t11-t7|＝Δtdly*8)。为了精确地分配可变时钟CKV的转换，单位延迟Δtdly优选地比可变时钟CKV的周期更短。
图8中第五行对应于精细窗口信号WINfn。网格状阴影对应于精细窗口信号WINfn的脉冲宽度(持续时间)。精细窗口信号WINfn的第一脉冲的上升沿发生在时间点t2，其下降沿发生在时间点t4。精细窗口信号WINfn的第二脉冲的上升沿发生在时间点t8，其下降沿发生在时间点t11。
图8中的第六行对应于计数值QALL。如前所述，可变时钟CKV的两个边沿在粗窗口信号WINcrs的第一脉冲的持续时间内被计数。因此，时间点t2和时间点t4之间的计数值QALL等于“2”，并且时间点t5和时间点t12之间的计数值QALL被更新至“2”。类似地，可变时钟CKV的三个边沿在粗窗口信号WINcrs的第二脉冲的持续时间内被计数。因此，时间点t7和时间点t11之间的计数值QALL等于“3”，并且时间点t12之后的计数值QALL被更新至“3”。
图8中的第七行对应于延迟计数变量DLY。在时间点t5之前的延迟计数变量DLY为“7”，在时间点t5之后的延迟计数变量DLY为“8”。因为延迟计数变量DLY以正的步进值“+1”增加，步进计数器33c以向上计数的方式进行操作。如左边的点状圆圈和连接的箭头所示，值为“7”的延迟计数变量DLY对应于用于生成粗窗口信号WINcrs的第一(左侧)脉冲宽度的延迟单元的数量。如右边的点状圆圈和连接的箭头所示，值为“8”的延迟计数变量DLY对应于用于生成粗窗口信号WINcrs的第二(右侧)脉冲宽度的延迟单元的数量。
根据本发明的实施方式，假定阈值CNTth为“3”。由于计数值QALL在时间点t12被更新为“3”，在时间点t12后比较器33b确定预定条件满足。因此，延迟计数变量DLY在时间点t12后保持不变。此外，粗窗口信号WINcrs的脉冲宽度在时间点t12后保持为8个单位延迟(Δtdly*8)。关于阈值CNTth的选择，其优选是奇数(例如，3或5)。
图8的第八行对应于经过滤的可变时钟(有效CKV)。通过如下假定获取经过滤的可变时钟(有效CKV)：假定粗窗口信号WINcrs是用于抑制可变时钟CKV的脉冲。经过滤的可变时钟(有效CKV)在图7的补充电路3中并未实体示出，但在这里列出用于进行比较。
图8的第九行对应于目标可变时钟CKVin。第一目标可变时钟CKVin的上升沿发生在时间点t3，其下降沿发生在时间点t4。第二目标可变时钟CKVin的上升沿发生在时间点t9，其下降沿发生在时间点t10。
两轮的校准过程在图8中例示为虚线矩形块C1和C2。在第一轮的校准过程(C1)中，在时间点t3的目标可变时钟CKVin的第一脉冲以及在时间点t4的第一延迟参考信号REFin的上升沿被TDC接收。因此TDC产生代表第一时间差(Δtdiff1＝t4-t3)的第一TDC信号。在第二轮的校准过程(C2)，在时间点t9的目标可变时钟CKVin的第二脉冲以及在时间点t11的第二延迟参考信号REFin的上升沿被TDC接收，因此TDC产生代表第二时间差(Δtdiff2＝t11-t9)的第二TDC信号。
图9A、图9B、图10A和图10B是例示为何阈值优选是奇数的例子。在图9A、图9B、图10A和图10B中，粗窗口信号WINcrs的脉冲的上升沿假定与可变时钟CKV的下降沿同步。因此，与粗窗口信号WINcrs的上升沿对应的可变时钟CKV的下降沿可以限定为或者也可以不限定为精细窗口信号WINfn的开始。关于如何基于可变时钟CKV和精细窗口信号WINfn来生成目标可变时钟CKVin的细节与前述相类似，此处不再赘述。
图9A和图9B是例示选择奇数作为阈值CNTth的示意图。如果阈值CNTth被设置为奇数并且预定条件满足，则目标可变时钟CKVin的脉冲数量在两种极端情况下保持一致。
图9A对应于可变时钟CKV的第一下降沿(发生在时间点t1)被定义为精细窗口信号WINfn的脉冲的开始的情况。因此，图9A中精细窗口信号WINfn的脉冲持续时间等于粗窗口信号WINcrs的脉冲持续时间。目标可变时钟CKVin的上升沿发生在时间点t2。因此，TDC接收目标可变时钟CKVin的一个脉冲。
图9B对应于可变时钟CKV的第一下降沿(发生在时间点t1)未被定义为精细窗口信号WINfn的脉冲的开始的情况。因此，图9B中精细窗口信号WINfn的脉冲持续时间小于粗窗口信号WINcrs的脉冲持续时间。目标可变时钟CKVin的上升沿发生在时间点t4。因此，TDC接收目标可变时钟CKVin的一个脉冲。
如图9A和图9B所示，当阈值CNTth被设置为奇数，目标可变时钟CKVin的脉冲数量可以保持一致，无论可变时钟CKV的第一下降沿是否被计数。
图10A和图10B是例示选择偶数作为阈值CNTth的示意图。如果阈值CNTth被设置为偶数并且预定条件满足，则目标可变时钟CKVin的脉冲数量在两种极端情况下可能会不同。
图10A对应于可变时钟CKV的第一下降沿(发生在时间点t1)被定义为精细窗口信号WINfn的脉冲的开始的情况。因此，图10A中精细窗口信号WINfn的脉冲持续时间等于粗窗口信号WINcrs的脉冲持续时间。目标可变时钟CKVin的上升沿发生在时间点t2，以及目标可变时钟CKVin的另一个上升沿发生在时间点t4。因此，TDC接收目标可变时钟CKVin的两个脉冲。
图10B对应于可变时钟CKV的第一下降沿(发生在时间点t1)未被定义为精细窗口信号WINfn的脉冲的开始的情况。因此，图10B中精细窗口信号WINfn的脉冲持续时间小于粗窗口信号WINcrs的脉冲持续时间。目标可变时钟CKVin的上升沿发生在时间点t4。因此，TDC接收目标可变时钟CKVin的一个脉冲。
如图10A和图10B所示，当阈值CNTth被设置为偶数，目标可变时钟CKVin的脉冲数量在极端情况下可能会不一致。如果第一下降沿由边沿计数器计数，TDC将接收目标可变时钟CKVin的多个脉冲。因此，TDC的操作将由于这种波动和不一致而受到干扰。
上面讨论了生成精细窗口信号WINfn的两种极端情况。在第一种极端情况下，如图9A和图10A，精细窗口信号WINfn与粗窗口信号WINcrs同时生成，因为可变时钟CKV的第一下降沿被边沿计数器成功地计数。在第二种极端情况下，如图9B和图10B，因为可变时钟CKV的第一下降沿未被边沿计数器计数，在生成粗窗口信号WINcrs之后的一个CKV信号周期后生成精细窗口信号WINfn。
为TDC提供了具有动态脉冲抑制功能的补充电路。在校准模式下，补充电路递归地执行上述校准过程，直到满足预定条件。通过提供两个过滤器窗口(包括粗窗口和精细窗口)的可调脉冲宽度，能够自由抑制在参考时钟FREF的随后上升沿之前的可变时钟CKV的不必要脉冲。因此，能够减少TDC的功耗并改善TDC的线性。
本领域技术人员将可以明白，可以对本发明的实施方式进行各种修改和变形。说明书和示例仅仅被视为示例性的，本发明的范围由所附权利要求和其等同物限定。

Claims (21)

1.一种时间数字***，用于接收参考时钟信号和可变时钟，其中所述可变时钟的频率高于所述参考时钟信号的频率，所述时间数字***包括：
补充电路，用于生成延迟参考时钟信号，以及生成在所述延迟参考时钟信号的转变之前的响应于所述可变时钟的至少一个脉冲，其中所述延迟参考时钟信号根据所述参考时钟信号和响应于所述可变时钟的转变而确定的延迟控制信号生成；以及
时间数字转换器TDC，耦接至所述补充电路，接收所述延迟参考时钟信号和所述响应于所述可变时钟的至少一个脉冲，并相应的生成TDC信号。
2.根据权利要求1所述的时间数字***，其特征在于，所述补充电路包括：
窗口生成电路，用于根据所述延迟控制信号生成所述延迟参考时钟信号和第一窗口信号；以及
窗口评估器，耦接到所述窗口生成电路，用于基于所述可变时钟的转变评估所述第一窗口信号，并生成所述延迟控制信号。
3.根据权利要求2所述的时间数字***，其特征在于，其中所述窗口生成电路包括：
可编程延迟电路，耦接到所述窗口评估器，接收所述延迟控制信号并相应地生成延迟计数变量，其中所述延迟计数变量对应于延迟持续时间；以及
第一窗口生成器，耦接到所述可编程延迟电路，用于通过在所述延迟持续时间后复制所述参考时钟信号生成所述延迟参考时钟信号。
4.根据权利要求3所述的时间数字***，其特征在于，所述延迟持续时间等于单位延迟乘以所述延迟计数变量。
5.根据权利要求4所述的时间数字***，其特征在于，所述单位延迟比所述可变时钟的周期要短。
6.根据权利要求3所述的时间数字***，其特征在于，所述第一窗口信号的持续时间等于所述延迟持续时间。
7.根据权利要求2所述的时间数字***，其特征在于，所述窗口评估器包括：
边沿计数器，耦接到所述窗口生成电路，用于接收所述可变时钟和所述第一窗口信号，其中当所述第一窗口信号从第一电平转换到第二电平时所述边沿计数器开始对所述可变时钟的转换进行计数，当所述第一窗口信号从所述第二电平转换到所述第一电平时停止对所述可变时钟的转换进行计数，并相应地生成计数值；以及
确定电路，耦接到所述边沿计数器和所述窗口生成电路，用于根据所述计数值生成所述延迟控制信号。
8.根据权利要求7所述的时间数字***，其特征在于，所述确定电路包括：
比较器，将所述计数值与阈值比较，生成比较结果。
9.根据权利要求8所述的时间数字***，其特征在于，所述阈值是奇整数。
10.根据权利要求9所述的时间数字***，其特征在于，所述阈值是3或5。
11.根据权利要求8所述的时间数字***，其特征在于，所述确定电路进一步包括：
步进计数器，耦接到所述比较器和所述窗口生成电路，用于所述比较结果指示第一状况时生成所述延迟控制信号；以及
保持电路，耦接到所述比较器和所述窗口生成电路，用于所述比较结果指示第二状况时生成所述延迟控制信号。
12.根据权利要求11所述的时间数字***，其特征在于，所述步进计数器生成所述延迟控制信号，使得所述延迟计数变量随着步进值而改变；或者所述保持电路生成所述延迟控制信号，使得所述延迟计数变量保持不变。
13.根据权利要求12所述的时间数字***，其特征在于，如果所述步进计数器操作在向上计数的方式，则所述步进值是正整数；以及如果所述步进计数器操作在向下计数的方式，则所述步进值是负整数。
14.根据权利要求1所述的时间数字***，其特征在于，所述补充电路包括：
脉冲微调电路，耦接到所述时间数字转换器，用于根据所述可变时钟和第一窗口信号生成所述响应于所述可变时钟的至少一个脉冲。
15.根据权利要求14所述的时间数字***，其特征在于，所述脉冲微调电路包括：
第二窗口生成器，用于根据所述第一窗口信号和反向的可变时钟生成第二窗口信号，其中所述反向的可变时钟是根据所述可变时钟而生成的。
16.根据权利要求15所述的时间数字***，其特征在于，所述第二窗口信号的持续时间短于或等于所述第一窗口信号的持续时间。
17.根据权利要求15所述的时间数字***，其特征在于，所述脉冲微调电路进一步包括：
与逻辑门，耦接到所述第二窗口生成器和所述时间数字转换器，其中
当所述第二窗口信号从第一电平向第二电平转换时，所述与逻辑门开始输出所述响应于所述可变时钟的至少一个脉冲，以及
当所述第二窗口信号从所述第二电平向所述第一电平转换时，所述与逻辑门停止输出所述响应于所述可变时钟的至少一个脉冲至所述时间数字转换器。
18.一种频率合成器，包括：
补充电路，用于接收参考时钟信号和可变时钟，生成延迟参考时钟信号，以及生成在所述延迟参考时钟信号的转变之前的响应于所述可变时钟的至少一个脉冲，其中所述延迟参考时钟信号根据所述参考时钟信号和响应于所述可变时钟的转变而确定的延迟控制信号生成，其中所述可变时钟的频率高于所述参考时钟信号的频率；以及
时间数字转换器TDC，耦接至所述补充电路，接收所述延迟参考时钟信号和所述响应于所述可变时钟的至少一个脉冲，并相应的生成TDC信号。
19.根据权利要求18所述的频率合成器，其特征在于，所述补充电路包括：
窗口生成电路，用于根据所述延迟控制信号生成所述延迟参考时钟信号和第一窗口信号；以及
窗口评估器，耦接到所述窗口生成电路，用于基于所述可变时钟的转变评估所述第一窗口信号，并生成所述延迟控制信号。
20.根据权利要求18所述的频率合成器，其特征在于，所述补充电路包括：
脉冲微调电路，耦接到所述时间数字转换器，用于根据所述可变时钟和第一窗口信号生成所述响应于所述可变时钟的至少一个脉冲。
21.根据权利要求18所述的频率合成器，其特征在于，进一步包括：
振荡器，耦接到所述补充电路，用于生成所述可变时钟。
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