CN106997752A - 用于显示装置的源极驱动器 - Google Patents

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Abstract

本发明涉及一种用于显示装置的源极驱动器，其能够消除数模转换器(DAC)的延迟，并且其中用于向DAC提供γ电压的γ线中的一部分被设计为具有大宽度和小电阻值。在将第一γ电压驱动到与显示数据相对应的电平之前，DAC可以选择具有小电阻值的相邻γ线并驱动第二γ电压，从而消除延迟时间。

Description

用于显示装置的源极驱动器
技术领域
本发明涉及源极驱动器，更具体地，涉及用于显示装置的源极驱动器，其能够消除数模转换器(Digital Analog Converter，DAC)的输出延迟。
背景技术
平板显示装置包括源极驱动器，该源极驱动器提供源极信号以在显示面板上显示。源极驱动器向显示面板提供源极信号，源极信号与从外部源提供的显示数据相对应。
显示面板可以包括液晶显示器(Liquid Crystal Display，LCD)面板或发光二极管(Light Emitting Diode，LED)面板。LCD面板利用每个像素处液晶的光闸操作来显示屏幕，而LED面板利用每个像素处LED的发光来显示屏幕。
近来，要求显示装置具有高分辨率。然而，分辨率的增加会减少对于每个像素或水平线的驱动时间。因此，为了补偿短的驱动时间，源极驱动器必须消除输出延迟或特别是DAC的输出延迟。然而，难以设计能够消除输出延迟的源极驱动器。
特别地，除了显示面板的负载之外，必须在IC(集成电路)中克服源极驱动器或DAC的延迟时间。
发明内容
各种实施方式涉及用于显示装置的源极驱动器，所述源极驱动器包括其一部分被设计为具有小电阻值和大宽度的γ线(γline，即γ线路)，并且能够通过使用具有小电阻值的γ线消除其中包括的DAC的输出延迟。
此外，各种实施方式涉及用于显示装置的源极驱动器，其中包括在一组中的γ线之一被配置为具有小电阻值，并且所述源极驱动器粗略地驱动具有小电阻值的γ线，并然后精细地驱动与显示数据相对应的γ电压，从而消除DAC的输出延迟。
此外，各种实施例涉及用于显示装置的源极驱动器，所述源极驱动器使用与对应于显示数据的组相对应的基准γ电压，粗略地驱动特定电平的内插电压，然后精细地驱动与显示数据相对应的γ电压，从而消除DAC的输出延迟。
在一个实施方式中，用于显示装置的源极驱动器可以包括：解码器，所述解码器连接至多条γ线以提供γ电压，并且被配置成选择并驱动与显示数据相对应的第一γ电压；以及缓冲器，所述缓冲器被配置成驱动所述解码器的所述第一γ电压并输出所驱动的电压作为源极电压。在所述多条γ线中，用于提供与连续灰度值相对应的γ电压的多条γ线可以被分成一组，包括在所述一组中的多条γ线中的第二γ线可以具有比其它γ线更大的线宽，因此具有比所述其它γ线更小的电阻值，以及所述解码器可以响应于与所述一组相对应的所述显示数据，选择并驱动所述第二γ线的第二γ电压，然后选择并驱动与所述显示数据相对应的第一γ线的第一γ电压。
在另一个实施方式中，用于显示装置的源极驱动器可以包括：解码器，所述解码器连接至多条γ线以提供γ电压，并且被配置成选择并驱动与显示数据相对应的第一γ电压；以及缓冲器，所述缓冲器被配置成驱动所述解码器的所述第一γ电压并输出所驱动的电压作为源极电压。在所述多条γ线中，用于提供与连续灰度值相对应的γ电压的多条γ线可以被分成一组，包括在所述一组中的多条γ线中的第二γ线可以具有比其它γ线更大的线宽，因此具有比所述其它γ线更小的电阻值，以及所述解码器可以响应于与所述一组相对应的所述显示数据，选择并驱动所述第二γ线的第二γ电压，然后选择并驱动与所述显示数据相对应的第一γ线的第一γ电压。
在另一个实施方式中，用于显示装置的源极驱动器可以包括：解码器，所述解码器连接到第一组γ线以提供与第一范围中的连续灰度值相对应的γ电压，且连接到第二组基准γ线以提供不同于所述第一范围的第二范围中的基准γ电压，所述解码器包括多条传输线并且被配置成决定与显示数据相对应的第一γ电压；以及缓冲器，所述缓冲器被配置成驱动通过所述多条传输线施加的所述第一γ电压，并输出所驱动的电压作为源极电压。包括在所述第一组中的多条γ线中的第二γ线可以具有比其它γ线更大的线宽，并因此具有比所述其它γ线更小的电阻值，以及所述解码器可以通过响应于与所述第一范围相对应的显示数据将所述第二γ线的第二γ电压提供给所述多条传输线来驱动所述第二γ电压，通过将与所述显示数据相对应的第一γ线的第一γ电压提供给所述多条传输线来驱动所述第一γ电压，并且通过响应于与所述第二范围相对应的显示数据，将第一基准γ电压提供给所述多条传输线或者将所述第一基准γ电压和第二基准γ电压分配并提供给所述多条传输线来决定所述第一γ电压，所述第二基准γ电压具有比所述第一基准γ电压更高的灰度级。
根据本发明的实施方式，用于传输γ电压的γ线的一部分可以被设计为具有大宽度和小电阻值，并且具有小电阻值的γ线可以在驱动与显示数据对应的γ电压之前被驱动。因此，DAC可以快速地驱动与显示数据相对应的γ电压并消除源极驱动器的输出延迟。
此外，选择与显示数据相对应的γ电压的DAC可以粗略地驱动包括在一组中的γ线中具有小电阻值的γ线，然后精细地驱动与显示数据相对应的γ电压，从而消除DAC和源极驱动器的输出延迟。
此外，选择与显示数据相对应的γ电压的DAC使用参考γ电压粗略地驱动特定电平的内插电压，然后精细地驱动与显示数据相对应的γ电压，从而消除DAC和源极驱动器的输出延迟。
附图说明
图1是表示根据本发明的实施方式的源极驱动器的图。
图2是表示根据本发明的实施方式的源极驱动模块的DAC的电路图。
图3是表示应用于图2的实施方式的γ线的布局的图。
图4至图7是用于描述根据图2的实施方式的用于驱动γ电压的方法的图。
图8是表示根据本发明的另一个实施方式的源极驱动模块的DAC的电路图。
图9是用于描述应用于图8的实施方式的γ线的内插电压和布局的图。
图10是表示根据本发明的另一个实施方式的源极驱动模块的DAC的电路图。
图11是表示应用于图10的实施方式的γ线的布局的图。
具体实施方式
以下，将参照附图详细描述本发明的实施方式。在本说明书和权利要求书中使用的术语不限于典型的字典定义，而是必须解释为与本发明的技术思想一致的含义和概念。
在本说明书中描述的实施方式和在附图中示出的配置是本发明的优选实施例，并且不表示本发明的整个技术思想。因此，可以在提交本申请时提供能够替换实施方式和配置的各种等同物和修改。
用于显示装置的源极驱动器100从外部源(未示出)接收显示数据，生成与显示数据相对应的源极信号，并且通过多个通道输出源极信号。
参照图1，源极驱动器100包括源极驱动模块102和γ电路108，并且被制造为一个芯片。源极驱动器100可以被设计为使得γ电路108被布置在芯片的中心，并且源极驱动模块102被布置在γ电路108的两侧。
源极驱动模块102通过在从γ电路108提供的γ电压中选择并驱动与显示数据相对应的γ电压来输出源极信号。对于此操作，源极驱动模块102包括锁存器、电平移位器、DAC和输出缓冲器。
锁存器用于锁存包含串行输入的多个比特的显示数据，并且并行地提供所锁存的数据，并且电平移位器用于根据DAC的输入规格来调整显示数据的电平。
DAC用于选择与显示数据DATA<7:0>相对应的γ电压，并将所选择的γ电压输出到输出缓冲器。稍后将参考图2描述DAC。
输出缓冲器用于将来自DAC的源极电压提供给显示面板。
对源极驱动器的每个通道实现锁存器、DAC和输出缓冲器，并且通过每个通道将源极电压输出到显示面板。
γ电路108在源极驱动模块102的两侧向该源极驱动模块102提供与显示数据相对应的γ电压，并且通过穿过γ电路108和源极驱动模块102形成的γ线VGL将γ电压提供给源极驱动模块102的全部通道。
γ电路108提供用于灰度级的γ电压。例如，当设置256个灰度级时，用于表示256个灰度级的256个γ电压通过γ线VGL从γ电路108提供到源极驱动模块102，如图2和图3所示。相反地，用于表示256个灰度级的64个基准γ电压可以通过γ线VGL从γ电路108提供到源极驱动模块102，如图8和图9所示。
图2和图3的实施方式基于向包括在源极驱动模块102中的DAC提供256个γ电压的假设。图2例示了包括解码器10和缓冲器12的DAC。
在图2中，解码器10被配置成通过多条γ线...、VGL<M+4>、...VGL<N>、VGL<N-1>、...接收γ电压...、VG<M+4>、...VG<N>、VG<N-1>、...，并且选择并驱动与显示数据DATA<7:0>相对应的γ电压Vin。缓冲器12被配置成驱动γ电压Vin并输出所驱动的电压作为源极电压Vout。
图3表示与连续灰度值相对应并且在多条γ线...、VGL<M+4>、...VGL<N>、VGL<N-1>、...中分成一组的四条γ线VGL<N+3>、VGL<N+2>、VGL<N+1>和VGL<N>，并且四条γ线VGL<N+3>、VGL<N+2>、VGL<N+1>和VGL<N>提供四个γ电压VG<N+3>、VG<N+2>、VG<N+1>和VG<N>。
如图3所示，在一组中包括的多条γ线VGL<N+3>、VGL<N+2>、VGL<N+1>和VGL<N>中，γ线VGL<N+2>具有比其它γ线VGL<N+3>、VGL<N+1>和VGL<N>更大的线宽。因此，γ线VGL<N+2>具有比其它γ线VGL<N+3>、VGL<N+1>和VGL<N>更小的电阻值。其它γ线VGL<N+3>、VGL<N+1>和VGL<N>被设计为具有相同的宽度，同时具有比γ线VGL<N+2>更小的宽度。
在本实施方式中，多条γ线...、VGL<M+4>、...VGL<N>、VGL<N-1>、...可以被分成多个组，并且每个组可以包括具有比其它γ线更大的线宽的一条γ线。
根据上述配置，解码器10选择并驱动与显示数据DATA<7:0>相对应的组中的γ线VGL<N+2>的γ电压VG<N+2>，然后选择并驱动与显示数据DATA<7:0>相对应的γ线的γ电压。
显示数据DATA<7:0>可以包括粗略数据和精细数据。例如，显示数据DATA<7:0>的高阶五比特DATA<7:2>可以被定义为粗略数据，并且低阶两比特DATA<1:0>可以被定义为精细数据。5比特粗略数据可以将256个γ线分成64组。
解码器10可以根据粗略数据DATA<7:2>选择组，并且根据精细数据DATA<1:0>选择组中包括的特定电压。2比特精细数据可以划分包括在组中的四条γ线。
参考图4，将描述解码器10响应于显示数据DATA<7:0>选择并输出γ电压VG<N>的操作。
当输入数据DATA<7:0>时，解码器10识别粗略数据DATA<7:2>，在包括在与粗略数据DATA<7:2>相对应的组中的γ线VGL<N+3>、VGL<N+2>、VGL<N+1>和VGL<N>中选择具有小电阻值和大宽度的γ线VGL<N+2>的γ电压VG<N+2>，并将γ电压Vin驱动至γ电压VG<N+2>。该时段被定义为粗略时段。由解码器10在粗略时段选择的γ电压可以被理解为第二γ电压。
在经过预定时间之后，解码器10选择与精细数据DATA<1:0>相对应的γ线VGL<N>的γ电压VG<N>，并将γ电压Vin驱动至γ电压VG<N>。该时段被定义为精细时段。由解码器10在精细时段选择的γ电压可以被理解为第一γ电压。
由于通过具有小电阻值的γ线VGL<N+2>提供解码器10在粗略时段选择的γ电压VG<N+2>，因此γ电压VG<N+2>可以在短时间内上升。
因此，解码器10可以在粗略时段在短时间内被粗略地驱动到γ电压VG<N+2>，然后在精细时段被精细地驱动到γ电压VG<N>。因此，与仅驱动具有大电阻值的γ线VGL<N>的γ电压VG<N>相比，γ电压Vin可以在更短的时间内达到目标电平。
图5表示根据本发明的实施方式的用于通过解码器10选择并输出γ电压VG<N+1>的粗略操作和精细操作。图6表示根据本发明的实施方式的用于通过解码器10选择并输出γ电压VG<N+2>的粗略操作和精细操作。图7表示根据本发明的实施方式的用于通过解码器10选择并输出γ电压VG<N+3>的粗略操作和精细操作。
参考图5至图7，根据本发明的实施方式的解码器10在粗略时段将γ电压Vin提高到γ电压VG<N+2>，同时具有短的延迟时间，并且在精细时段将γ电压VG<N+2>降低或提高至γ电压VG<N+1>和VG<N+3>作为目标电压或者保持γ电压VG<N+2>。
根据本实施方式，源极驱动器可以减少所需的延迟时间，直到输入到缓冲器12的γ电压Vin上升到与数据DATA<7:0>相对应的电压电平。
因此，当源极驱动器和源极驱动器的DAC被应用于对于每个像素或水平线需要短驱动时间的高分辨率显示装置时，源极驱动器可以以短延迟时间输出输出信号Vout。
此外，本发明可以如图8和图9所示实施，以便当对应于256个灰度级的64个基准γ电压通过基准γ线从γ电路108提供到源极驱动模块102时，改善DAC的输出延迟。
对于此操作，解码器10连接到64条基准γ线...、VGL<N+4>、VGL<N>、VGL<N-4>、...以接收64个基准γ电压，并且包括四条传输线Vin<3:0>。
解码器10可响应于显示数据DATA<7:0>将第一基准γ电压提供给多条传输线，或者将第一基准γ电压和第二基准γ电压分配并提供给多条传输线，第二基准γ电压具有比第一基准电压γ电压更高的灰度级，从而决定通过四条传输线Vin<3:0>传输到缓冲器12的第一γ电压。
在图8和图9的实施方式中，第一基准γ电压和第二基准γ电压可以被定义为具有相邻灰度值的电压，并且第一基准γ电压可以被定义为具有比第二基准γ电压低一个电平的灰度值的电压。例如，当γ电压VG<N>用作第一基准γ电压时，γ电压VG<N+4>可以被理解为第二基准γ电压。
在图8和图9的实施方式中，在粗略时段施加到缓冲器12的输入侧的γ电压可以被定义为第二γ电压，并且在精细时段施加到缓冲器12的输入侧的γ电压可以被定义为第一γ电压。
缓冲器12驱动通过四条传输线Vin<3:0>施加的第一γ电压，并输出所驱动的电压作为源极电压Vout。
为了决定施加到缓冲器12的γ电压，解码器10可以将第一基准γ电压共同传输到四条传输线Vin<3:0>，或者将第一基准γ电压和第二基准γ电压分配并传输到四条传输线Vin<3:0>。
此时，随着γ电压的灰度级的增加，解码器10可以增加用于输出第二基准γ电压的传输线的数量。
将参考下面的表1来描述该配置。
<表1>
在表1中，要在第一基准γ电压VG<N>和第二基准γ电压VG<N+4>之间形成的内插电压被定义为VG<N+1>、VG<N+2>和VG<N+3>。为了使缓冲器12输出第一基准γ电压VG<N>作为源极电压Vout，解码器10将第一基准γ电压VG<N>提供给四条传输线Vin<3:0>中的每一者。
此外，为了使缓冲器12输出内插电压VG<N+1>作为源极电压Vout，解码器10将第一基准γ电压VG<N>提供给三条传输线Vin<3>、Vin<2>和Vin<1>，并且将第二基准γ电压VG<N+4>提供给一条传输线Vin<0>。施加到缓冲器12的电压可以被设置为分配并供应到四条传输线Vin<3:0>的电压的平均值。结果是，内插电压VG<N+1>可以被施加到缓冲器12，并且缓冲器12可以驱动内插电压VG<N+1>以作为源极电压Vout输出。
此外，为了使缓冲器12输出内插电压VG<N+2>作为源极电压Vout，解码器10将第一基准γ电压VG<N>提供给两条传输线Vin<3>和Vin<2>，并且将第二基准γ电压VG<N+4>提供给两条传输线Vin<1>和Vin<0>。结果是，内插电压VG<N+2>可以被施加到缓冲器12，并且缓冲器12可以驱动内插电压VG<N+2>以作为源极电压Vout输出。
为了使缓冲器12输出内插电压VG<N+3>作为源极电压Vout，解码器10将第一基准γ电压VG<N>提供给一条传输线Vin<3>，并且将第二基准γ电压VG<N+4>提供给三条传输线Vin<2>、Vin<1>和Vin<0>。结果是，内插电压VG<N+3>可以被施加到缓冲器12，并且缓冲器12可以驱动内插电压VG<N+3>作为源极电压Vout输出。
在图8和图9的实施方式中，在粗略时段，响应于显示数据的高阶比特，第二γ电压可以被驱动至第一基准γ电压和第二基准γ电压之间的内插电压，并且在精细时段，响应于显示数据的低阶比特，第一γ电压可以被驱动至内插电压或具有目标电平的第一γ电压。
更具体地，解码器10顺序地进行粗略时段和精细时段。
解码器10执行粗略时段操作，即，响应于包含在显示数据DATA<7：0>中的粗略数据，将第一基准γ电压VG<N>和第二基准γ电压V<GN+4>作为第一组合提供给传输线Vin<3:0>，并且将第一基准γ电压和第二基准γ电压之间的内插电压作为第二γ电压施加到缓冲器12。
第一组合可以被定义为用于预设内插电压的组合。例如，当在粗略时段设置内插电压VG<N+2>时，第一组合可以被描述为用于将第一基准电压VG<N>提供给两条传输线Vin<3>和Vin<2>并且将第二基准γ电压VG<N+4>提供给两条传输线Vin<1>和Vin<0>的组合。
被选择以输出在粗略时段设置的第二γ电压的内插电压VG<M+2>可以具有最小的延迟时间。由于寄生电容的影响，四条传输线Vin<3:0>中的每一者具有与输入电压相对应的唯一的延迟时间。每个内插电压的延迟时间可以由四个传输线Vin<3:0>中的寄生电容器的混合影响来决定。结果是，第一基准γ电压VG<N>和第二基准γ电压VG<N+4>之间的三个内插电压VG<N+1>，VG<N+2>和VG<N+3>中的内插电压VG<N+2>可以具有最小的延迟时间。此外，内插电压VG<N+2>可以用作粗略时段的内插电压。
在粗略时段操作之后，解码器10执行精细时段操作，即，响应于包含在显示数据DATA<7：0>中的精细数据，将第一基准γ电压VG<N>和第二基准γ电压VG<N+4>作为第二组合提供给传输线Vin<3:0>，并且将第一γ电压施加到缓冲器12。
对于粗略时段，解码器10可以将高阶比特DATA<7:2>识别为粗略数据。也就是说，解码器10可以识别粗略数据DATA<7:2>，并且选择内插电压VG<N+2>作为用于粗略时段的第二γ电压。对于精细时段，解码器10可以将低阶比特DATA<1:0>识别为精细数据。也就是说，解码器10可以识别精细数据DATA<1:0>，并且选择第一基准γ电压VG<N>和内插电压VG<N+1>、VG<N+2>和VG<N+3>中的一者作为用于精细时段的第一γ电压。
因此，为了在输入显示数据DATA<7:0>时生成内插电压VG<N+2>作为与粗略数据DATA<7:2>相对应的第二γ电压，解码器10将VG<N>、VG<N>、VG<N+4>和VG<N+4>输出给四条传输线Vin<3:0>，并且缓冲器12驱动并输出由四个输入Vin<3:0>(即，VG<N>、VG<N>、VG<N+4>和VG<N+4>)产生的内插电压VG<N+2>。在经过预定时间之后，解码器10改变或保持四条传输线Vin<3:0>的电压，以便生成第一基准γ电压VG<N>和内插电压VG<N+1>、VG<N+2>和VG<N+3>中的一者，作为与精细数据DATA<1:0>相对应的第一γ电压，并且缓冲器12驱动由四个输入Vin<3:0>(即，VG<N>、VG<N>、VG<N+4>和VG<N+4>)产生的第一γ电压，并输出所驱动的电压作为源极电压Vout。
因此，在图8和图9的实施方式中，解码器10还可以顺序地进行粗略时段和精细时段，并且减少将发送到缓冲器12的第一γ电压升高到目标电平所需的延迟时间。
图2和图3的实施方式以及图8和图9的实施方式可以合并到图10和图11的实施方式中。
对于该实施方式，解码器10连接到第一组γ线和第二组γ线，第一组γ线用于提供与第一范围中的连续灰度值相对应的γ电压，第二组γ线用于提供不同于第一范围的第二范围中的基准γ电压，解码器10包括多条传输线Vin<3:0>并且被配置成决定与显示数据DATA<7:0>相对应的第一γ电压。
缓冲器12驱动通过传输线Vin<3:0>施加的第一γ电压，并且输出所驱动的电压作为源极电压Vout。
在上述配置中，包括在第一范围中的多条γ线可以例示为图10和图11的VGL<255>至VGL<246>，并且第一组γ线可以例示为VGL<255>至VGL<251>。
第一组γ线VGL<255>至VGL<251>中的第二γ线可以例示为VGL<253>。由于γ线VGL<253>具有比第一组中的其它γ线更大的线宽，因此γ线VGL<253>具有比其它γ线更小的电阻值。
在上述配置中，包括在第二范围中的多条基准γ线可以例示为图10和图11的基准γ线VGL<N+4>、VGL<N>和VGL<N-4>，在基准γ线VGL<N+4>的γ电压VG<N+4>与基准γ线VGL<N>的γ电压VG<N>之间的内插电压可以分别由VG<N+3>、VG<N+2>和VG<N+1>来表示，并且在基准γ线VGL<N>的γ电压VG<N>与基准γ线VGL<N-4>的γ电压VG<N-4>之间的内插电压可以分别由VG<N-1>、VG<N-2>和VG<N-3>来表示。
解码器10通过响应于与第一范围相对应的显示数据DATA<7：0>将第二γ线(例如，VGL<253>)的第二γ电压(例如，VG<253>)提供给传输线Vin<3:0>来驱动第二γ电压，然后通过将与显示数据DATA<7:0>相对应的第一γ线的第一γ电压提供给传输线Vin<3:0>来驱动第一γ电压，如图2和图3的实施方式中。
此外，解码器10可以通过响应于与第二范围相对应的显示数据DATA<7：0>，将第一基准γ电压提供给传输线Vin<3:0>或者将第一基准γ线(例如，VGL<N>)的第一基准γ电压(例如，VG<N>)和具有比第一基准γ电压更高灰度级的第二基准γ线(例如，VGL<N+4>)的第二基准γ电压(例如，VG<N+4>)分配和提供到传输线Vin<3:0>，来决定第一γ电压，如图8和图9的实施方式中。
与包括在第一范围中的显示数据DATA<7:0>相对应的解码器10的配置和操作可以被理解为图2和图3的实施方式，并且与包括在第二范围中的显示数据DATA<7:0>相对应的解码器10的配置和操作可以被理解为图8和图9的实施方式。因此，这里省略对重复的配置和操作的描述。
当根据本发明的实施方式的源极驱动器和源极驱动器的DAC被应用于对于每个像素或水平线需要短驱动时间的高分辨率显示装置时，源极驱动器和DAC可以以短的延迟时间输出输出信号Vout。
此外，由于可以减少用于提供γ电压的电压线的数量，因此可以减小芯片尺寸，从而可以在设计驱动电路时提供方便。
虽然上面已经描述了各种实施方式，但是本领域技术人员将理解的是，所描述的实施方式仅仅是示例性的。因此，不应基于所描述的实施方式来限制本文所描述的公开内容。

Claims (15)

1.一种用于显示装置的源极驱动器，包括：
解码器，所述解码器连接至多条γ线以提供γ电压，并且被配置成选择并驱动与显示数据相对应的第一γ电压；以及
缓冲器，所述缓冲器被配置成驱动所述解码器的所述第一γ电压并输出所驱动的电压作为源极电压，
其中，在所述多条γ线当中，用于提供与连续灰度值相对应的γ电压的多条γ线被分成一组，
在所述一组中包括的多条γ线当中的第二γ线具有比其它γ线更大的线宽，因此具有比所述其它γ线更小的电阻值，以及
所述解码器响应于与所述一组相对应的所述显示数据，选择并驱动所述第二γ线的第二γ电压，然后选择并驱动与所述显示数据相对应的第一γ线的第一γ电压。
2.根据权利要求1所述的源极驱动器，其中，所述解码器根据所述显示数据中包含的粗略数据选择并驱动所述第二γ电压，然后根据所述显示数据中包含的精细数据选择并驱动所述第一γ电压。
3.根据权利要求2所述的源极驱动器，其中，所述解码器将包含在所述显示数据中的比特中一部分识别为所述粗略数据，并将其它比特识别为所述精细数据。
4.根据权利要求2所述的源极驱动器，其中，所述解码器将包含在所述显示数据中的比特中的低阶两比特识别为所述精细数据，并将其它比特识别为所述粗略数据。
5.根据权利要求1所述的源极驱动器，还包括多个组，
其中，所述多个组中的每个组包括具有比其它γ线更大的线宽的第二γ线。
6.一种用于显示装置的源极驱动器，包括：
解码器，所述解码器连接到多个基准γ线以提供基准γ电压，包括多条传输线，并且被配置成通过响应于显示数据，将第一基准γ电压提供给所述多条传输线或者将第一基准γ电压和第二基准γ电压分配并提供给所述多条传输线来决定第一γ电压，所述第二基准γ电压具有比所述第一基准γ电压更高的灰度级；以及
缓冲器，所述缓冲器被配置成驱动通过所述多条传输线施加的所述第一γ电压，并输出所驱动的电压作为源极电压。
7.根据权利要求6所述的源极驱动器，其中，所述解码器包括两条或更多条传输线，并且随着所述第一γ电压的灰度级的增加，逐渐增加用于输出所述第二基准γ电压的传输线的数量。
8.根据权利要求6所述的源极驱动器，其中，所述解码器执行粗略时段操作，即响应于包含在所述显示数据中的粗略数据而将所述第一基准γ电压和所述第二基准γ电压作为第一组合提供给所述多条传输线，并且将第一基准γ电压和所述第二基准γ电压之间的第二γ电压施加到所述缓冲器，然后所述解码器执行精细时段操作，即响应于包含在所述显示数据中的精细数据而将所述第一基准γ电压和所述第二基准γ电压作为第二组合提供给所述多条传输线，并且将所述第一γ电压施加到所述缓冲器。
9.根据权利要求8所述的源极驱动器，其中，所述解码器将包含在所述显示数据中的比特中的一部分识别为所述粗略数据，并将其它比特识别为所述精细数据。
10.根据权利要求6所述的源极驱动器，其中，所述解码器执行粗略时段操作，即通过所述多条传输线将第二γ电压施加到所述缓冲器，所述第二γ电压对应于所述第一基准γ电压和所述第二基准γ电压之间的中间值，然后所述解码器执行精细时段操作，即通过所述多条传输线将与所述显示数据相对应的所述第一γ电压施加至所述缓冲器。
11.一种用于显示装置的源极驱动器，包括：
解码器，所述解码器连接到第一组γ线以提供与第一范围中的连续灰度值相对应的γ电压，且连接到第二组基准γ线以提供不同于所述第一范围的第二范围中的基准γ电压，所述解码器包括多条传输线并且被配置成决定与显示数据相对应的第一γ电压；以及
缓冲器，所述缓冲器被配置成驱动通过所述多条传输线施加的所述第一γ电压，并输出所驱动的电压作为源极电压，
其中，包括在所述第一组中的多条γ线中的第二γ线具有比其它γ线更大的线宽，并因此具有比所述其它γ线更小的电阻值，以及
所述解码器通过响应于与所述第一范围相对应的显示数据将所述第二γ线的第二γ电压提供给所述多条传输线来驱动所述第二γ电压，通过将与所述显示数据相对应的第一γ线的第一γ电压提供给所述多条传输线来驱动所述第一γ电压，并且通过响应于与所述第二范围相对应的显示数据，将第一基准γ电压提供给所述多条传输线或者将所述第一基准γ电压和第二基准γ电压分配并提供给所述多条传输线来决定所述第一γ电压，所述第二基准γ电压具有比所述第一基准γ电压更高的灰度级。
12.根据权利要求11所述的源极驱动器，其中，所述解码器响应于与所述第一范围对应的显示数据，根据包含在所述显示数据中的粗略数据选择并驱动所述第二γ电压，然后根据包括在所述显示数据中的精细数据选择并驱动所述第一γ电压。
13.根据权利要求11所述的源极驱动器，其中，所述解码器执行粗略时段操作，即响应于包含在与所述第二范围相对应的显示数据中的粗略数据而将所述第一基准γ电压和所述第二基准γ电压作为第一组合提供给所述多条传输线，并且将所述第一基准γ电压和所述第二基准γ电压之间的第三γ电压施加到所述缓冲器，然后所述解码器执行精细时段操作，即响应于包含在所述显示数据中的精细数据而将所述第一基准γ电压和所述第二基准γ电压作为第二组合提供给所述多条传输线，并且将所述第一γ电压施加到所述缓冲器。
14.根据权利要求13所述的源极驱动器，其中，所述解码器将包含在所述显示数据中的比特中的一部分识别为所述粗略数据，并将其它比特识别为所述精细数据。
15.根据权利要求11所述的源极驱动器，其中，所述解码器执行粗略时段操作，即响应于包含在与所述第二范围相对应的显示数据中的粗略数据，通过所述多条传输线将具有在所述第一基准γ电压和所述第二基准γ电压之间的中间值的第三γ电压施加到所述缓冲器，然后所述解码器执行精细时段操作，即通过所述多条传输线将与所述显示数据相对应的所述第一γ电压施加到所述缓冲器。
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