CN106992170A - 具有嵌入式电子装置的多个平面的封装装置 - Google Patents

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CN106992170A
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microelectronic device
cavity
intercalation
encapsulation
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迈克尔·B·文森特
龚志伟
斯考特·M·海耶斯
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NXP USA Inc
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Abstract

一种封装半导体结构包括互连层和在该互连层的第一主表面上的第一微电子装置。该结构也包括具有空腔的基板，其中，该空腔由垂直部分和水平部分限定，其中，该垂直部分围绕第一装置，该水平部分在该第一装置上面，以及该第一装置在该水平部分和互连层的第一主表面之间，使得该第一装置在该空腔中。该结构另外包括附接到基板的水平部分的第二微电子装置，以及包封剂，该包封剂在互连层上并围绕该第一装置、基板和第二装置，使得该基板被嵌入在该包封剂中。

Description

具有嵌入式电子装置的多个平面的封装装置
技术领域
本公开大体涉及电子装置封装，并且更具体地，涉及电子装置的扇出晶片级封装。
背景技术
扇出晶片级封装(FO-WLP)过程通常引起在管芯封装的表面上的再分布层形成，该管芯封装包括一个或多个微电子装置被嵌入在其中的模制封装体。例如，FO-WLP过程可被用于生产封装内***(SIP)类型的装置，其中，多个微电子装置，例如承载IC的半导体管芯、微机电***(MEMS)、光学装置、无源电子组件等等被嵌入在既紧凑又结构稳固的单个封装中。
在FO-WLP装置中，再分布层提供在位于嵌入式微电子装置上的接触垫和接触阵列，例如在已完成的FO-WLP封装的表面上形成的球栅阵列之间的电互连。以此方式，再分布层允许接触垫具有相对紧密的垫到垫间隔或间距，同时又提供比较大的表面积，接触阵列可以被分布或扇出在该表面积上。为产生再分布层，一层或多层的电介质或钝化材料被初始沉积在嵌入式微电子组件上并覆盖接触垫。在一种常规方法中，单独通孔被穿过电介质层蚀刻以暴露每个接触垫的一部分，接着金属插塞或其它导体在每个通孔中形成以提供与该接触垫的欧姆接触，且接着形成与每个导体接触的电路或互连线。
常规的FO-WLP装置包括嵌入在模制封装体内部的仅单面的微电子装置。因此，在对微电子组件的小型化限制的情况下，增加嵌入式组件的数量或复杂度产生FO-WLP装置占用面积的增加。随着减少而不是增加装置占用面积的始终存在的需要，进一步提高在FO-WLP装置中的装置密度是合乎需要的。
发明内容
具有互连层的封装半导体结构。封装半导体结构另外包括在互连层的第一主表面上的第一微电子装置。封装半导体结构另外包括具有空腔的基板，其中，该空腔由垂直部分和水平部分限定，其中，该垂直部分围绕第一微电子装置，该水平部分在该第一微电子装置上面，并且该第一微电子装置在该水平部分和该互连层的第一主表面之间，使得该第一装置在该空腔中。封装半导体结构另外包括附接到基板的水平部分的第二微电子装置。封装半导体结构另外包括包封剂，该包封剂在互连层上并且围绕第一微电子装置、基板和第二微电子装置，使得该基板被嵌入在该包封剂中。封装半导体结构可具有第二微电子装置在空腔中的另外特性。封装半导体结构可具有水平部分在第一微电子装置和第二微电子装置之间的另外特性。封装半导体结构可具有水平部分具有开口的另外特性。封装半导体结构可具有第二微电子装置在邻接开口的水平部分上的另外特性。封装半导体结构可具有另外特性，即：基板具有第二空腔，其中，第二微电子装置在第二空腔中以及水平部分在第一空腔和第二空腔之间。封装半导体结构可具有另外特性，即：基板包括在互连层上的第一内插层，该第一内插层具有围绕第一微电子装置的开口，该开口限定空腔的至少一部分，以及第二内插层，其包括该基板的水平部分。封装半导体结构可另外包括在第一内插层和第二内插层之间的多个导电互连件。封装半导体结构可另外包括在基板的垂直部分上的多个互连件，其中，包封剂暴露该多个互连件中的每个互连件的一部分。封装半导体结构可另外包括附接到每个互连件的部分的第三微电子装置。封装半导体结构可另外包括在互连层的第二主表面上的第二多个互连件。封装半导体结构可另外包括第三微电子装置，其中，第三微电子装置在水平部分与第二微电子装置被附接到的表面相反的表面上。
还公开了用于形成封装半导体结构的方法。该方法包括将第一微电子装置放置在载体上，其中，该第一微电子装置的第一主表面与该载体接触。该方法另外包括将具有空腔的基板放置在第一微电子装置上面，其中，该基板具有围绕第一微电子装置的垂直部分，以及该第一微电子装置和被附接到该基板的水平部分的第二微电子装置上面的水平部分。该方法另外包括在基板上面形成包封剂，其中，该包封剂围绕第一微电子装置、第二微电子装置和该基板。该方法另外包括去除载体，其中，去除该载体暴露第一微电子装置的第一主表面和基板的垂直部分。该方法另外包括在第一微电子装置的第一主表面上、在基板的暴露垂直部分上并且在包封剂的一部分上形成互连层。该方法可具有在将基板放置在第一微电子装置上面之前，该方法包括将第二微电子装置附接到该基板的水平部分的另外特性。该方法可具有在将基板放置在第一微电子装置上面之前，该方法包括将第二微电子装置附接到该基板的第一内插层并将该基板的第二内插层附接到第一内插层的另外特性，其中，该第二内插层具有围绕第二微电子装置的开口，并且其中，该第一内插层包括该基板的水平部分。该方法可另外包括，在形成包封剂之前，将多个互连件附接到基板，其中，该基板在多个互连件和互连层之间，其中，形成包封剂被执行使得该包封剂也在多个互连件上面形成，并且研磨半导体结构以暴露多个互连件中的每个互连件的一部分。该方法可另外包括将第三微电子装置附接到多个互连件中的每个互连件的部分。该方法可另外包括在互连层上形成第二多个互连件，其中，该互连层在该第二多个互连件和包封剂之间。
还公开了用于形成封装半导体结构的方法。该方法包括将第一微电子装置放置在载体上，其中，该第一微电子装置的第一主表面与该载体接触。该方法另外包括：将具有附接到第二内插层的第一内插层的基板放置在载体上，每个内插层具有对齐以形成空腔的开口，其中，该空腔围绕第一微电子装置，并且其中，该第一微电子装置具有大于第一内插层和第二内插层中的每个内插层的厚度。该方法另外包括在基板上面形成包封剂，其中，该包封剂围绕第一微电子装置和基板。该方法另外包括去除载体，其中，去除该载体暴露第一微电子装置的第一主表面和基板的第一内插层。该方法另外包括在第一微电子装置的第一主表面上、在基板的第一内插层上并且在包封剂的一部分上形成互连层。该方法可另外包括，在形成包封剂之前，将多个互连件附接到基板的第二内插层，其中，该基板在多个互连件和互连层之间，其中，形成该包封剂被执行使得该包封剂也在多个互连件上面形成，研磨半导体结构以暴露该多个互连件中的每个互连件的一部分，并在该互连层上形成第二多个导电互连件，其中，该互连层在该第二多个互连件和该包封剂之间。
附图说明
通过参考附图，可以更好地理解本发明，并且使得本领域的技术人员清楚本发明的多个目的、特征和优点。
图1至图10为在处理次序中的各个阶段的结构的实施例的横截面；
图11为由使用与图1至图10所示的方法类似的方法产生的结构的另一实施例的横截面；
图12为由使用与图1至图10所示的方法类似的方法产生的结构的又一实施例的横截面；
图13为由使用与图1至图10所示的方法类似的方法产生的结构的又一实施例的横截面；
图14至图24为在处理次序中的各个阶段的结构的又一实施例的横截面；
图25为由使用与图14至图24所示的方法类似的方法产生的结构的另一实施例的横截面；
图26为由使用与图14至图24所示的方法类似的方法产生的结构的又一实施例的横截面；
图27为由使用与图14至图24所示的方法类似的方法产生的结构的又一实施例的横截面；
图28为由使用与图14至图24所示的方法类似的方法产生的结构的又一实施例的横截面；以及
图29为由与图14至图24所示的方法类似的方法产生的结构的又一实施例的横截面。
除非以其它方式指出，否则在不同附图中使用相同附图标号指示相同的物件。附图不一定按比例绘制。
具体实施方式
扇出晶片级封装(FO-WLP)装置的实施例包括带腔基板(SwC)结构以及安置于该空腔内的一个或多个微电子装置。SwC包括垂直部分和一个或多个水平部分，它们限定可被分别称为该空腔的底部、一个或多个表面的侧壁和水平面。一个或多个另外的微电子装置可被耦合至SwC的一个或多个水平部分，可以至限定该空腔的一个或多个底表面的一个或多个水平表面，和/或至该空腔的一个或多个底表面的相对侧面上的一个或多个水平表面。SwC和微电子装置被嵌入在模制化合物中。FO-WLP装置也包括在该模制化合物上和在微电子装置中的至少一些微电子装置的暴露接触垫上形成的再分布层。再分布层为通过通孔互连的交替电介质和金属层的堆积，该再分布层在嵌入式微电子装置的接触垫和FO-WLP装置的外部底表面上的外部可接近的接触垫之间分布或扇出电连接，该FO-WLP装置的外部底表面可为再分布层的外表面。施加到外部可接近的接触垫的可为焊料球的焊料互连件提供将FO-WLP封装互连到印刷电路板(PCB)的手段。SwC也可包括嵌入式的、导电的穿基板通孔(TSV)，该穿基板通孔可为延伸穿过SwC的垂直部分的填充或预放置通孔。TSV允许一个或多个另外的封装或未封装微电子装置物理地和电气地连接到FO-WLP装置的顶表面，在此情况下，该顶表面为与底表面相对的表面。穿过SwC的嵌入式TSV允许在FO-WLP装置的顶表面上的一个或多个微电子装置穿过该SwC和再分布层被电连接到该FO-WLP装置的底表面。通过参考附图和以下的书面描述能更好地理解这一点。
下面的具体实施方式在本质上仅为示例性且并不意欲限制本发明或本申请及本发明的用途。此外，并不意欲受到前述技术领域、背景技术、发明内容或下面的具体实施方式中存在的任何明确或暗示的理论束缚。在一些例子中，用于从装置封装的一侧向另一侧传送信号的信号管道被描述为导电通孔或导柱。应认识到此类例子并不意欲将本发明的实施例限制在导电材料，因为信号管道可以包括另外的材料，例如用于传送光信号的波导。
图1至图10为在处理次序中的各个阶段的结构的实施例的横截面。图1所示的为在基板14中具有空腔12的带腔基板(SwC)结构10的横截面。一般来说，基板14的本体由非导电材料形成。基板14包括在图1的左侧和右侧上示出的垂直部分13和垂直部分15，以及在图1的底部上示出并在垂直部分13和垂直部分15之间延伸的水平部分17。基板14的本体具有未在该横截面中示出的两个另外的垂直部分，以使得四个垂直部分包围空腔12。如果从顶部观看，则空腔12将具有由四个侧壁和底表面限定的方形或矩形形状。在空腔12的一侧上示出穿过第一垂直部分13的导电通孔16，以及在相对侧上示出穿过第二垂直部分15的两个另外导电通孔20和22，其中，通孔20邻接于空腔12。无论是否被明确表征为导电还是不导电，本文中所描述的所有通孔为导电的。另外的导电通孔可穿过未在图1中示出的空腔12的垂直部分存在。如图所示的通孔16和22穿过基板14并因此可被视为是导电的穿基板通孔(TSV)。通孔20从基板14的顶部表面延伸，仅部分延伸穿过基板14。空腔12的相对表面可被称为垂直表面或侧壁，以及由该垂直表面包围的表面可被称作空腔12的水平表面19或底表面19。基板14的水平部分17限定空腔12的水平表面。另外，基板14具有在空腔12的水平表面19的相对面上的底表面21，该底表面21也可被称作水平表面21，其中基板14的底表面由基板14的水平部分17与垂直部分13和15限定。基板14自身具有在空腔12的区域中的电互连，空腔12包括在空腔12的水平表面上的接触例如接触2和4，并且可具有在空腔12的水平表面19上的金属迹线。该电互连也可具有在空腔12的水平表面19下面的一个或多个互连层，该一个或多个互连层可包括迹线，例如将接触4连接到通孔20的互连线6。通孔20并不全部延伸穿过基板14而是停在互连线6上。因此，接触4、互连线6和通孔20提供在空腔12的底表面19和基板14的顶表面之间的电气连通性。另一接触18在基板14的底表面19被暴露。互连线3从接触18延伸到在空腔12的水平表面19上的接触2。因此，接触2、互连线3和接触18提供在空腔12的底表面19和基板14的底表面21之间的电气连通性。
图2所示的为以下步骤之后的SwC结构10：安装装置24，该装置24可为在空腔12的水平表面19上的集成电路或一些其它类型的微电子装置；连接在装置24的接触垫和接触4之间的线接合26，并连接在装置24的接触垫和在空腔12的水平表面上的接触2之间的线接合28。线接合26、28为形成电连接的例子，但是可以使用利用倒装芯片技术或其它表面安装技术的连接。另外，应指出，多个微电子装置可以被耦合至空腔12的水平表面19。多个微电子装置可以与在空腔12的底表面21被暴露的在SwC结构10中的另外接触(未示出)电连接。另外，多个微电子装置可以使用在SwC结构10中的线接合和/或导电迹线彼此电互连。
图3所示的为在将互连件30、32和36分别附接到基板14的水平表面21上的通孔16、接触18和通孔22之后的SwC结构10，该互连件30、32和36可为焊料球，该水平表面21与空腔12相对，该水平表面21为与空腔12的底表面19相对的基板14的表面21。在通孔16和22以及互连件30和36之间并且在接触18和互连件32之间分别提供导电垫可能是有利的。应注意，虽然一个实施方案可使用用于互连件30、32、36的焊料球，但是另一实施方案可使用导电柱或其它结构。
图4所示的为对应于单装置区域的临时载体38的一部分。临时载体38具有表面39，以及装置42、44、40、46和48被非永久地附接到该表面，该附接可使用非永久性粘合剂或带。装置44、40和46被一起相对紧密地隔开并接近载体38的中间部分。装置42和48接近载体38的相对端。临时载体38的大小可足以允许同时并行制造多个装置。然而，为了清楚起见，仅在图4中示出对应于单装置位点的临时载体38的一部分。本文所述的方法适用于面板级封装，并且在图4中所示的为在位点阵列中的一个封装位点。图4的单封装位点在更大载体的阵列上重复。
图5所示的为中间结构49，其中，图3的SwC结构10被附接到载体38，使得装置44、40和46在空腔12内并且装置42和48与SwC结构10隔开。
图6所示的为在施加覆盖载体38的顶表面并因此覆盖SwC结构10、装置42和装置48的包封剂50之后的中间结构49。在此过程中，借助于流过SwC结构10中的开口(未示出)的包封剂，空腔12也以包封剂50填充。这具有包封剂50粘合到并与SWC结构10一起包封装置24、44、40和46的效果。
图7所示的为在背面研磨包封剂50之后并在暴露焊料互连件30、32和36之后停止研磨的中间结构49。该研磨也可能部分研磨背面互连件30、32和36。
图8所示的为通过去除载体38并形成互连层52所产生的扇出晶片级封装(FO-WLP)51，其中，载体38已在图7中呈现。互连层52具有至少一个电介质层53，其具有与存在装置40、44和46的SwC结构10的表面接触的内表面。互连层52可被称为再分布层。装置40、44和46中的每个装置可具有接触垫，其接触互连层52的内表面，或更具体地，在互连层52内的导电结构，如下文进一步描述。互连层52也具有与内表面相对的外表面，并具有互连件，例如互连件54、56、58、60、62和64，其由被嵌入在一个或多个电介质层53中的一个或多个导电层的部分形成。装置42、48不位于SwC结构10的包封剂填充的空腔12内，但实际上与一个或多个电介质层53的表面接触，因此，它们可以电接触，其被示出互连件64接触装置48。该互连件用于电连接到通孔16、20、22，装置40、42、44、46、48以及互连层52的外表面。虽然仅示出一个互连层，但是可在一个或多个电介质层53内存在许多导电互连层。
图9所示的为在形成多个焊料球66(包括焊料球68、70、72、74、76、78、80、82和84)之后的FO-WLP 51。焊料球提供至装置24、40、42、44、46和48的高度可用的外部电连接。在典型应用中，所有或几乎所有的焊料球将被电连接到FO-WLP 51内的互连件。此类连接的例子为焊料球68至互连件54以及焊料球72至互连件56。在此阶段，可视为完成封装，以使得FO-WLP 51准备好装配到印刷电路板。FO-WLP 51包括微电子装置的两个平面，其中，第一平面包括装置24，以及第二平面包括装置40、42、44、46、48。如本文所使用，“微电子装置的平面”被定义为一组一个或多个微电子装置，每个微电子装置具有与该组中其它微电子装置(如果存在的话)的表面共面的表面。
图10所示的为在分别使用先前研磨的互连件30、32和36形成另外的焊料互连件88、90和94，并且附接另外的封装或未封装电子装置86到焊料互连件88、90和94之后的FO-WLP 51，其中，该另外的封装或未封装电子装置86可包括集成电路和/或其它电子组件。可替换的是，不是将装置86连接到焊料互连件88、90和84，焊料互连件88、90和94可以被用于将FO-WLP 51连接到印刷电路板。装置24可被视为第三微电子装置平面。
图11所示的为作为FO-WLP 51的变体的FO-WLP 100，其保持指代与FO-WLP 51共同的特征的标号。FO-WLP 100包括类似于基板14的基板101，该基板101具有两个空腔：从第一基板表面部分地穿过基板14延伸并包含装置24的第一空腔111；以及从第二基板表面部分地穿过基板14延伸并包含装置40、44和46的第二空腔112。在此情况下，空腔111在距空腔112的基板101的水平部分的相对侧面上。在制造FO-WLP的实施例期间，具有在包封之前接近存在装置24的位置可为有利的情况。如图5所示，在装置24被耦合至基板14并且基板14被向上翻转并耦合至临时载体38时，装置24不易于接近，即使还没有发生包封。相比而言，在图11的实施例中，甚至在基板101被耦合至临时载体之后，在包封之前，空腔111可以是开放的并且面朝上。例如，空腔112实际上可面向临时载体38。因此，在基板101被耦合至临时载体时，装置24可能是可接近的。
图12所示的为作为FO-WLP 100的变体的FO-WLP 120，其具有在空腔111的位置中的空腔124，但是如图所示，空腔124比空腔111更浅，更具体地，如图11所示的空腔111足够深以使得装置24和线接合26、28并不从空腔111伸出，而如图12所示的空腔124更浅以使得装置24和/或线接合26、28从空腔124伸出。另外，FO-WLP 120的基板具有在空腔112的位置中的空腔126，其比如图11所示的空腔112更深。更深的空腔126允许多个装置平面被包括于空腔126中。更具体地，包括装置128、130、132和134的微电子装置的第一平面在空腔126中从装置24被耦合至的表面被耦合至基板的水平部分的相对表面。装置24在FO-WLP 120内形成微电子装置的第三平面的一部分。另外，包括装置40、44、46的微电子装置的第二平面被包封剂50固定在空腔126内。如图所示，装置128、130、132、134为表面安装装置，其可以不需要被线焊至基板内的接触以提供至该基板的电连接，但是不排除该可能性。图12的实施例示出线接合(例如，线接合26、28)可以延伸到空腔，例如空腔124的外面，并且装置24仍然可被成功包封。可替换的是，作为变体，FO-WLP 120的基板可以用相同的上部空腔124制成，但具有允许甚至更深的下部空腔112的增加的基板厚度。
图13所示的为作为FO-WLP 120的变体的FO-WLP 127，其通过具有在空腔124和126两者中的在基板的水平部分的相对表面上的表面安装微电子装置128、134、136、138(例如，无源装置和/或其它类型的装置)，而不是在空腔124中包括线接合的装置(例如，如图12所示)来作为FO-WLP 120的变体。在此情况下，装置136和138被安置在空腔124中的基板的水平部分上，以及装置128和134被安置在空腔126中的基板的水平部分上。在图13的实施例中，在装置136和装置138之间的基板的水平部分中的开口连接两个空腔124、126。该开口的存在产生基板的两个水平部分，在该开口的相对侧面上的水平部分，或者可替换的是，采用包围空腔124、126的周界的架子的形式的单个水平部分。而且，该装置可为表面安装装置，其可为无源装置或其它表面安装装置或可为导线接合装置，并且该装置可以在空腔124或空腔126中的任一者中。结果为存在上部空腔124、下部空腔126和装置的第三平面，在上部空腔124中，该装置的第一平面被安装至基板的水平部分的第一表面，在下部空腔126中，该装置的第二平面被安装至该基板的水平部分的第二表面，该装置的第三平面在下部空腔126内并与互连层52接触。
图14至图24为在处理次序中的各个阶段的结构的另一实施例的横截面。图14所示的为结构200，其包括基板202；穿过基板202的导电通孔219、221和223；分别在通孔219、221和223上的导电垫213、215和217；分别安装在基板202的第一主表面上的导电垫213、215和217上的导电互连件(例如，焊料球或导电柱)212、214和216；分别在基板202的第二主表面上的通孔219、221和223上的导电垫225、203和229；以及在接近导电垫229的第二主表面上的导电垫227。结构200可被视为内插层。通孔219和221为接近基板202的一端的相邻对，以及通孔223接近基板202的相对端。导电垫227充当迹线。导电垫215充当衬垫和迹线这两者。
图15所示的为结构220，其包括基板222；穿过基板222的导电通孔237、239和241；分别在基板222的第一主表面上的通孔237、239和241上的导电垫231、233和235；分别在导电垫231、233和235上的焊料球236、232和234；以及分别在基板222的第二主表面上的通孔237、239和241上的导电垫243、245和247。结构220可被视为类似于先前结合图1至图13所述的基板的水平部分的内插层。通孔239和241为接近基板222的一端的相邻对，以及通孔237接近基板222的相对端。相邻对的通孔239和241由在基板222中的开口240与通孔237间隔开。如本文所使用，开口被视为一种空腔类型。在材料中的开口可被看作完全穿过该材料延伸的空腔。
图16所示的为在安装装置242之后的取向与图14所示相反的结构200，该装置242可为在导电垫253和227之间的结构200的第二主表面上的集成电路或一些其它类型的微电子装置。此外，所示的为在连接第一线接合244和连接第二线接合246之后的结构200，其中，该第一线接合244在装置242的上表面上的第一接触垫和导电垫253之间，以及该第二线接合246在装置242的上表面上的第二接触垫和导电垫227之间。
图17所示的为结构200和220的组合，该组合产生与图3的SWC结构10类似的结构，其中，结构200和220用焊料球236、232和234连接在一起，虽然可替换的是可使用导电柱或其它导电结构。焊料球236被连接在导电垫231和225之间。焊料球232被连接在导电垫233和227之间。焊料球234被连接在导电垫235和229之间。开口240产生包围装置242的空腔，其类似于SwC结构10的空腔12。线接合244和246延伸到开口240中，虽然可替换的是线接合244和246可具有不足以促使它们也延伸到开口240中的高度。如图17所示的组合结构200和220的结果在本文中被称作SwC结构250。
图18所示的为临时载体260的部分，其大体类似于对应于单装置区域的图4的载体38。临时载体260具有表面，以及非永久地附接到该表面(例如，使用非永久性粘合剂或带)的装置262、264、266、268和270。装置264、266、270被在一起相对紧密地隔开并接近载体260的部分的中间区域。装置262和268接近载体260的部分的相对端。临时载体260的大小可足以允许同时并行制造多个装置。然而，为了清楚起见，仅在图18中示出对应于单装置位点的临时载体260的一部分。本文所述的方法适用于面板级封装，并且在图18中所示的为在位点阵列中的一个封装位点。图18的单封装位点在更大载体的阵列中重复。
图19所示的为与图17的取向相反的由图17的SwC结构250形成并被附接到载体260的中间结构271，使得装置264、270和266在开口240内并且装置262和268在SwC结构250的周界外面被隔开。在图示的实施例中，装置270比装置264和266更厚，但是未厚到足以延伸到线接合244和246。
图20所示的为在施加覆盖载体260的顶表面并因此覆盖SwC结构250、装置262和装置268的包封剂272之后的中间结构271。包封剂272也填充在空间中并且包围装置264、270、266和242。
图21所示的为在背面研磨包封剂272之后并在暴露互连件212、214和216之后停止研磨的中间结构271。该研磨也部分背面研磨互连件212、214和216。
图22所示的为通过去除载体260并形成互连层275所产生的FO-WLP 273，其中，载体260已存在于如图21所示的SwC结构250上。SwC 250被示出与图21的取向相反。互连层275具有一个或多个电介质层274，其具有接触SwC结构250的表面的可被称作内表面的第一主表面，其中，装置262、264、266、268和270存在于该SwC结构250的表面上。装置262、264、266、268和270中的每个可具有接触互连层275的内表面，或更具体地，在互连层275内的导电结构(下文所述)的接触垫。互连层275也具有与该内表面相对的可被称作外表面的另一主表面。互连层275另外具有互连件，例如由嵌入在一个或多个电介质层274中的一个或多个导电层的部分形成的互连件278、280、282、284、286和288。该互连件用于连接至通孔、装置和互连层275的外表面。虽然仅示出一个互连层，但是可在一个或多个电介质层274内存在多个互连层。
图23所示的为在互连层275的外表面上形成多个焊料球290之后的FO-WLP 273。焊料球提供至装置262、264、266、268和270的高度可用的外部电连接。在典型应用中，所有或几乎所有的焊料球将被电连接到互连件。在此阶段，可视为完成封装，以使得FO-WLP 273准备好装配到印刷电路板。FO-WLP 273包括微电子装置的两个平面，其中，第一平面包括装置224，以及第二平面包括装置262、264、266、268、270。
图24所示的为在分别使用先前接地互连件212、214和216形成另外的焊料互连件292、294和298之后的与图23的取向相反的FO-WLP 273。另外，可包括集成电路和/或其它电子组件的另外的封装或未封装电子装置299被附接到焊料互连件292、294和298。装置299可被视为装置的第三平面。
图25所示的为图24的变体，在于图23的FO-WLP 273具有安装在与安装装置242的侧面相对的基板202的表面上的另外装置300、302、304和306。在实施例中，装置300、302、304和306为表面安装装置。
图26至图28所示的为作为FO-WLP 273的变体的FO-WLP 309、320和330。在FO-WLP309的情况下，开口310足以容纳装置308，该装置308具有足以促使装置308延伸到开口310中的高度。在FO-WLP 320的情况下，类似于直接在其下面的结构的另外结构319表明可以实现结构的另外堆叠。FO-WLP 330包括装置308和另外结构319的组合，该装置308具有足以促使装置308延伸到开口310中的高度。
图29所示的为在装置270上具有散热器406的FO-WLP 400，该散热器406可为铜或另一种合适材料；在散热器406上并经过该散热器406延伸的导电垫405；在导电垫405上并经过该导电垫405延伸的载体407；穿过载体407的导电通孔，例如通孔401和402；以及耦合至该通孔的导电互连件，例如焊料球403和404。接触导电垫405的通孔，例如通孔401和402可用于另外的散热。例如，在导电垫405外面的其它通孔可被用于例如传送信号、电力和接地参考。
因此，发现对于给定的装置占用面积大小，通过允许装置包括微电子装置的多个平面，使用SwC结构作为FO-WLP的一部分在实现更高装置密度的方面可以是有效的。如图1至图14所示的空腔或类似的事物例如图14至图29所示的开口在使得装置平面能够以允许更高的装置密度的方式布置的方面是有效的。
到目前为止，已明确公开了具有互连层的封装半导体结构。封装半导体结构另外包括在互连层的第一主表面上的第一微电子装置。封装半导体结构另外包括具有空腔的基板，其中，该空腔由垂直部分和水平部分限定，其中，该垂直部分围绕第一微电子装置，该水平部分在该第一微电子装置上面，并且该第一微电子装置在该水平部分和该互连层的第一主表面之间，使得该第一装置在该空腔中。封装半导体结构另外包括附接到基板的水平部分的第二微电子装置。封装半导体结构另外包括包封剂，该包封剂在互连层上并且围绕第一微电子装置、基板和第二微电子装置，使得该基板被嵌入在该包封剂中。封装半导体结构可具有第二微电子装置在空腔中的另外特性。封装半导体结构可具有水平部分在第一微电子装置和第二微电子装置之间的另外特性。封装半导体结构可具有水平部分具有开口的另外特性。封装半导体结构可具有第二微电子装置在邻接开口的水平部分上的另外特性。封装半导体结构可具有另外特性，即：基板具有第二空腔，其中，第二微电子装置在第二空腔中以及水平部分在第一空腔和第二空腔之间。封装半导体结构可具有另外特性，即：基板包括在互连层上的第一内插层，该第一内插层具有围绕第一微电子装置的开口，该开口限定空腔的至少一部分，以及第二内插层，其包括该基板的水平部分。封装半导体结构可另外包括在第一内插层和第二内插层之间的多个导电互连件。封装半导体结构可另外包括在基板的垂直部分上的多个互连件，其中，包封剂暴露该多个互连件中的每个互连件的一部分。封装半导体结构可另外包括附接到每个互连件的部分的第三微电子装置。封装半导体结构可另外包括在互连层的第二主表面上的第二多个互连件。封装半导体结构可另外包括第三微电子装置，其中，第三微电子装置在水平部分的与第二微电子装置被附接到的表面相反的表面上。
还公开了用于形成封装半导体结构的方法。该方法包括将第一微电子装置放置在载体上，其中，该第一微电子装置的第一主表面与该载体接触。该方法另外包括将具有空腔的基板放置在第一微电子装置上面，其中，该基板具有围绕第一微电子装置的垂直部分，以及该第一微电子装置和被附接到该基板的水平部分的第二微电子装置上面的水平部分。该方法另外包括在基板上面形成包封剂，其中，该包封剂围绕第一微电子装置、第二微电子装置和该基板。该方法另外包括去除载体，其中，去除该载体暴露第一微电子装置的第一主表面和基板的垂直部分。该方法另外包括在第一微电子装置的第一主表面上、在基板的暴露垂直部分上并且在包封剂的一部分上形成互连层。该方法可具有在将基板放置在第一微电子装置上面之前，该方法包括将第二微电子装置附接到该基板的水平部分的另外特性。该方法可具有在将基板放置在第一微电子装置上面之前，该方法包括将第二微电子装置附接到该基板的第一内插层并将该基板的第二内插层附接到第一内插层的另外特性，其中，该第二内插层具有围绕第二微电子装置的开口，并且其中，该第一内插层包括该基板的水平部分。该方法可另外包括，在形成包封剂之前，将多个互连件附接到基板，其中，该基板在多个互连件和互连层之间，其中，形成包封剂被执行使得该包封剂也在多个互连件上面形成，并且研磨半导体结构以暴露多个互连件中的每个互连件的一部分。该方法可另外包括将第三微电子装置附接到多个互连件中的每个互连件的部分。该方法可另外包括在互连层上形成第二多个互连件，其中，该互连层在该第二多个互连件和包封剂之间。
还公开了用于形成封装半导体结构的方法。该方法包括将第一微电子装置放置在载体上，其中，该第一微电子装置的第一主表面与该载体接触。该方法另外包括：将具有附接到第二内插层的第一内插层的基板放置在载体上，每个内插层具有对齐以形成空腔的开口，其中，该空腔围绕第一微电子装置，并且其中，该第一微电子装置具有大于第一内插层和第二内插层中的每个内插层的厚度。该方法另外包括在基板上面形成包封剂，其中，该包封剂围绕第一微电子装置和基板。该方法另外包括去除载体，其中，去除该载体暴露第一微电子装置的第一主表面和基板的第一内插层。该方法另外包括在第一微电子装置的第一主表面上、在基板的第一内插层上并且在包封剂的一部分上形成互连层。该方法可另外包括，在形成包封剂之前，将多个互连件附接到基板的第二内插层，其中，该基板在多个互连件和互连层之间，其中，形成该包封剂被执行使得该包封剂也在多个互连件上面形成，研磨半导体结构以暴露该多个互连件中的每个互连件的一部分，并在该互连层上形成第二多个导电互连件，其中，该互连层在该第二多个互连件和该包封剂之间。
虽然本文的主题参考具体实施例来描述，但是可以在不脱离本发明的范围的情况下做出各种修改和改变，如在附属权利要求中阐述，例如，互连件的特定类型可不同。因此，说明书和附图应视为说明性而不是限制性意义，并且预期所有此类修改都包括在本发明的范围内。并不意图将本文中关于具体实施例描述的任何益处、优点或针对问题的解决方案理解为任何或所有权利要求的关键、必需或必不可少的特征或要素。
此外，如本文中所使用，术语“一”被限定为一个或大于一个。而且，权利要求书中例如“至少一个”和“一个或多个”等介绍性短语的使用不应被解释为暗示由不定冠词“一”引入的另一权利要求要素将包含此引入的权利要求要素的任何特定权利要求限于仅包含一个此要素的发明，甚至是在同一权利要求包括介绍性短语“一个或多个”或“至少一个”和例如“一”等不定冠词时。对于定冠词的使用也是如此。
除非以其它方式说明，否则例如“第一”和“第二”等术语用于任意地区别此类术语所描述的要素。因此，这些术语不一定意欲指示此类要素的时间或其它优先级。

Claims (10)

1.一种封装半导体结构，其特征在于，包括：
互连层；
在所述互连层的第一主表面上的第一微电子装置；
具有空腔的基板，其中，所述空腔由垂直部分和水平部分限定，其中，所述垂直部分围绕所述第一微电子装置，所述水平部分在所述第一微电子装置上面，并且所述第一微电子装置在所述水平部分和所述互连层的所述第一主表面之间，使得所述第一装置在所述空腔中；
被附接到所述基板的所述水平部分的第二微电子装置；以及
包封剂，所述包封剂在所述互连层上并围绕所述第一微电子装置、所述基板和所述第二微电子装置，使得所述基板被嵌入在所述包封剂中。
2.根据权利要求1所述的封装半导体结构，其特征在于，所述基板具有第二空腔，其中，所述第二微电子装置在所述第二空腔中以及所述水平部分在所述第一空腔和所述第二空腔之间。
3.根据权利要求1所述的封装半导体结构，其特征在于，所述基板包括：
在所述互连层上的第一内插层，所述第一内插层具有围绕所述第一微电子装置的开口，所述开口限定所述空腔的至少一部分；以及
包括所述基板的所述水平部分的第二内插层。
4.根据权利要求1所述的封装半导体结构，其特征在于，另外包括在所述基板的所述垂直部分上的多个互连件，其中，所述包封剂暴露所述多个互连件中的每个互连件的一部分。
5.根据权利要求1所述的封装半导体结构，其特征在于，另外包括第三微电子装置，其中，所述第三微电子装置在所述水平部分的与所述第二微电子装置被附接到的表面相反的表面上。
6.一种用于形成封装半导体结构的方法，其特征在于，包括：
将第一微电子装置放置在载体上，其中，所述第一微电子装置的第一主表面与所述载体接触；
将具有空腔的基板放置在所述第一微电子装置上面，其中，所述基板具有围绕所述第一微电子装置的垂直部分，与在所述第一微电子装置和附接到所述基板的所述水平部分的第二微电子装置上面的水平部分；
在所述基板上面形成包封剂，其中，所述包封剂围绕所述第一微电子装置、所述第二微电子装置和所述基板；
去除所述载体，其中，去除所述载体暴露所述第一微电子装置的所述第一主表面和所述基板的所述垂直部分；以及
在所述第一微电子装置的所述第一主表面上、在所述基板的所述暴露垂直部分上并且在所述包封剂的一部分上形成互连层。
7.根据权利要求6所述的方法，其特征在于，在将所述基板放置在所述第一微电子装置上面之前，所述方法包括：
将所述第二微电子装置附接到所述基板的第一内插层；以及
将所述基板的第二内插层附接到所述第一内插层，其中，所述第二内插层具有围绕所述第二微电子装置的开口，并且其中，所述第一内插层包括所述基板的所述水平部分。
8.根据权利要求6所述的方法，其特征在于，另外包括：
在形成所述包封剂之前，将多个互连件附接到所述基板，其中，所述基板在所述多个互连件和所述互连层之间，其中，形成所述包封剂被执行使得所述包封剂也在所述多个互连件上面形成；以及
研磨所述半导体结构以暴露所述多个互连件中的每个互连件的一部分。
9.一种用于形成封装半导体结构的方法，其特征在于，包括：
将第一微电子装置放置在载体上，其中，所述第一微电子装置的第一主表面与所述载体接触；
在所述载体上放置具有附接到第二内插层的第一内插层的基板，每个内插层具有对齐以形成空腔的开口，其中，所述空腔围绕所述第一微电子装置，并且其中，所述第一微电子装置具有大于所述第一内插层和第二内插层中的每个内插层的厚度；
在所述基板上面形成包封剂，其中，所述包封剂围绕所述第一微电子装置和所述基板；
去除所述载体，其中，去除所述载体暴露所述第一微电子装置的所述第一主表面和所述基板的所述第一内插层；以及
在所述第一微电子装置的所述第一主表面上、在所述基板的所述第一内插层上并且在所述包封剂的一部分上形成互连层。
10.根据权利要求9所述的方法，其特征在于，另外包括：
在形成所述包封剂之前，将多个互连件附接到所述基板的所述第二内插层，其中，所述基板在所述多个互连件和所述互连层之间，其中，形成所述包封剂被执行使得所述包封剂也在所述多个互连件上面形成；
研磨所述半导体结构以暴露所述多个互连件中的每个互连件的一部分；以及
在所述互连层上形成第二多个导电互连件，其中，所述互连层在所述第二多个互连件和所述包封剂之间。
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