CN106960842B - 用于保护集成电路器件的***和方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 29
- 230000004888 barrier function Effects 0.000 claims abstract description 109
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 238000012795 verification Methods 0.000 claims abstract description 37
- 238000004364 calculation method Methods 0.000 claims description 14
- 125000004122 cyclic group Chemical group 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims 1
- 230000001902 propagating effect Effects 0.000 claims 1
- 239000002184 metal Substances 0.000 description 23
- 238000013461 design Methods 0.000 description 13
- 230000006870 function Effects 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 230000001681 protective effect Effects 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000004088 simulation Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 238000003786 synthesis reaction Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 230000003542 behavioural effect Effects 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 239000013598 vector Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000011960 computer-aided design Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 238000004093 laser heating Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000006855 networking Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004347 surface barrier Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09C—CIPHERING OR DECIPHERING APPARATUS FOR CRYPTOGRAPHIC OR OTHER PURPOSES INVOLVING THE NEED FOR SECRECY
- G09C1/00—Apparatus or methods whereby a given sequence of signs, e.g. an intelligible text, is transformed into an unintelligible sequence of signs by transposing the signs or groups of signs or by replacing them by others according to a predetermined system
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5225—Shielding layers formed together with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/57—Protection from inspection, reverse engineering or tampering
- H01L23/573—Protection from inspection, reverse engineering or tampering using passive means
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/57—Protection from inspection, reverse engineering or tampering
- H01L23/576—Protection from inspection, reverse engineering or tampering using active circuits
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0216—Coatings
- H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
- H01L31/02162—Coatings for devices characterised by at least one potential jump barrier or surface barrier for filtering or shielding light, e.g. multicolour filters for photodetectors
- H01L31/02164—Coatings for devices characterised by at least one potential jump barrier or surface barrier for filtering or shielding light, e.g. multicolour filters for photodetectors for shielding light, e.g. light blocking layers, cold shields for infrared detectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/126—Shielding, e.g. light-blocking means over the TFTs
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/12—Details relating to cryptographic hardware or logic circuitry
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Abstract
本发明的实施例提供用于保护集成电路(IC)器件免受攻击的***，所述IC器件(100)包括具有正表面(20)和背表面(21)的衬底(102)，所述IC器件进一步包括布置在衬底(102)的正表面上的正面部分(101)和叠层，所述层中的至少一层包括具有传输数据的导线的数据层，所述正面部分具有正表面(13)。所述***包括布置在位于所述数据层以下的层中的内部屏障(12)以及包括配置为检查所述内部屏障的至少一个部分的完整性的验证电路。
Description
技术领域
本发明大体上涉及集成电路封装，并且更具体来说涉及用于保护集成电路免受攻击的方法和器件。
背景技术
在许多诸如智能卡的嵌入式器件中使用的集成电路(IC)可以包含秘密的安全密钥并执行秘密数据。IC需要确保免受来自外部的攻击。
集成电路可能容易受到集成电路器件(诸如芯片、半导体器件等)的物理结构上的攻击。
用于制造集成电路的微电子技术依赖于基于层的制造工艺。在这个工艺中，材料被沉积并蚀刻以形成对应于晶体管、导线和层到层的互连(也称为通孔)的堆叠几何形状。因为这个层的工艺依赖于硅衬底以创造晶体管，所以第一层通常被用于蚀刻并沉积涉及晶体管创造的材料。
存在不同类型的对集成电路的依赖于集成电路的物理修改的攻击。这些攻击致力于获取存储在集成电路中的信息和/或将集成电路的操作特征改变为可以被攻击者利用的其他特征。
IC可能遭到正面攻击。因为IC制造工艺的内在结构，执行从正面侵入式攻击的攻击者容易进入的第一层是金属互连层。这些金属互连层真正地形成攻击者可能试图探测、修改或强迫为特定值的敏感资源，因为这些金属互连层负责将有价值的信息从晶体管传输至晶体管。
正面攻击可以由打开封装的IC器件和使用外部探针从IC器件记录电信号组成。为了抵挡正面攻击，熟知的是使用保护屏障以防止这些攻击。保护屏障可以是被动式或主动式的。
被动式保护屏障可以被用于防止查看电路并使攻击更耗时。在不影响器件的操作的情况下，被动式保护屏障可以被移除。被动式保护屏障通常由多层电路中的金属互连的上层构成。然而，在被动式保护屏障中未检测到保护屏障中的破坏。
主动式保护屏障类似于被动式保护屏障。然而，主动式保护屏障中的破坏可以禁用集成电路。理论上，绕过主动保护屏障是可能的，但是这是复杂和耗时的，同时被限制于在攻击下的集成电路的少量区域。
用于保护IC正面的保护屏障通常由顶部金属层上的金属结构组成以防止正面侵入式攻击。这些结构包括设计攻击者需要剪断以访问敏感信息的致密网。因为器件的微观性质，对于攻击者来说，这种操作涉及额外成本。
然而，称为“背面攻击”的新形式攻击正在出现，攻击不是通过IC的正表面进行，而是经由IC的背表面通过硅衬底进行。试图从硅衬底向上访问有价值结构的背面侵入式入侵近来公开在“Breaking and entering through the silicon，Clemens Helfmeier andal.，CCS 2013”中。背面攻击构成一系列威胁。
普通的屏蔽技术不适用于防止这些类型的攻击。
背面攻击被详述为对倒装芯片器件进行电路修改或者在多层堆叠IC器件的下金属层上进行电路修改。这些技术通常与诸如晶片减薄、激光切割和加热、聚焦离子束(FIB)技术的侵入式攻击组合使用。
因为IC器件设计包括几个层，所以背面攻击试图到达下金属层，例如经由背表面而不是从正表面穿过许多互连层。
传统使用的传统主动保护屏障被布置在IC器件的正表面上并不适用于防止经由衬底通过背表面的攻击。
因此，需要改进方法和器件，以保护集成电路免受背面攻击。
发明内容
为了解决这些和其他问题，提供一种用于保护集成电路(IC)器件免受攻击的***，所述IC器件包括具有正表面和背表面的衬底，所述IC器件进一步包括布置在衬底的正表面上的正面部分并包括叠层，所述层中的至少一层包括具有传输数据的导线的数据层，所述正面部分具有正表面，其中所述***包括布置在位于所述数据层以下的层中的内部屏障以及包括配置为检查所述内部屏障的至少一个部分的完整性的验证电路。
所述内部屏障可以包括网线，所述网被布置在其中布置有所述内部屏障的层的空白区中。
所述内部屏障被布置在位于所述衬底的之上的层中。
所述衬底包括掺杂区，并且所述内部屏障被布置在所述掺杂区中的至少一些中。
所述衬底包括掺杂区中的阱，并且所述内部屏障被布置在所述阱中的至少一些中。
所述正面部分包括标准单元，且所述内部屏障被分区域地布置在标准单元之间。
所述内部屏障被实施在标准单元中。
在某些实施例中，所述验证电路可以连接至所述内部屏障的布线部分的输出，并且所述验证电路可包括用于计算发送通过所述布线部分的目标值的计算单元和包括检查从所述布线部分接收的值和所述目标值之间是否满足条件的比较单元。
所述计算单元被配置为实施保护操作以计算所述目标值。
所述集成电路器件包括晶体管和一组辅助晶体管，每个辅助晶体管被耦接至一个或多个晶体管，所述***进一步包括配置为响应于所述攻击的检测而激活辅助晶体管的晶体管控制单元。
所述辅助晶体管的至少一些被用于所述内部屏障的布线部分。
还提供一种用于保护集成电路器件免受攻击的方法，所述IC器件包括具有正表面和背表面的衬底，所述IC器件进一步包括布置在衬底的正表面上的正面部分并且包括叠层，所述层中的至少一层包括具有传输数据的导线的数据层，所述正面部分具有正表面，内部屏障被布置在位于所述数据层以下的层中，其中所述方法包括计算发送通过所述内部屏障的布线部分的目标值，并检查从所述布线部分接收的值和所述目标值之间是否满足条件。
因此，在背面攻击期间，攻击者可能破坏所述添加或所述功能电路，或者破坏两者，使得成功攻击的可能性更加小。
所述保护***被适用于允许所述背面屏障***在所述IC的最下层中，该最下层通常大量用于晶体管构建和晶体管到晶体管的互连。
附图说明
附图，其被合并入且构成这个说明书的一部分，示出本发明的各个实施例，并且与上面给出的本发明的一般描述和下面给出的实施例的具体描述一起，致力于解释本发明的实施例。
图1表示其中根据某些实施例本发明的保护***和方法可以被实施的IC器件的截面图；
图2表示IC器件的截面图，示出根据一个实施例的内部屏障的布置；
图3表示IC器件100的截面图，示出根据一个实施例的内部屏障的布置；
图4表示IC器件100的截面图，示出根据一个实施例的内部屏障的布置；
图5是根据某些实施例的验证电路的框图；
图6是描述根据某些实施例的验证电路的操作的流程图；
图7是描述根据某些实施例的IC器件设计流程的流程图；
图8表示具有标准布线且不具有内部屏障布线的示例性逆变器标准单元；
图9、10、11和12示出根据示例性实施例的逆变器标准单元内的示例性内部屏障布线。
图13示出通过标准单元邻接的内部屏障网线连接的示例；
图14表示包括根据某些实施例实施背面攻击抑制方法的保护***的IC器件；
图15表示使用功能性冗余辅助晶体管的本发明的示例性实施例；
图16和17示出标准单元内辅助晶体管的示例性实施方式；
图18表示其中辅助晶体管被用于布线内部屏障的屏蔽网线的辅助晶体管的示例性实施方式；以及
图19表示使用实施为薄电路组件的辅助晶体管的实施例；
注意，本发明的附图不一定按比例。附图仅仅是示例性表示。附图致力于仅仅描述本发明的典型实施例，并且因此不应当被认为限制本发明的范围。
具体实施方式
本发明的实施例提供用于保护集成电路(IC)器件免受背面攻击的***和方法。
图1示出其中本发明的保护***和方法可以被实施以保护集成电路(IC)免受背面攻击的IC器件100的截面图；
IC器件100可以是包含秘密数据的任意IC器件，诸如智能卡。
IC器件100包括正面部分101和衬底102。
如这里使用，IC器件的“正面”被限定为其上提供电路的IC器件的面。
衬底102可以由半导体材料组成，诸如，例如未掺杂或掺杂P型的单晶硅的衬底。
衬底102包括其上被布置包括叠层的正面部分101的正表面20和包括背表面21。衬底102可以进一步包括实施晶体管5的源极/漏极的掺杂区3、4以及用于实施晶体管的栅极的多晶硅。掺杂(或“有源”)区和多晶硅都是导电的。更特别地，IC电路10可以包括从正表面20延伸到衬底102内的N型掺杂区3和P型掺杂区4。区域3和4可以通过例如通过深沟道隔离工艺同样形成在衬底102中的绝缘区彼此横向间隔开。IC器件100可以进一步包括一个或多个阱，诸如N阱6。电气组件可以被提供在由掺杂区3和4形成的室处，诸如晶体管5(例如，P沟道晶体管、N沟道晶体管等)。每个晶体管5可以包括覆盖衬底102并形成晶体管的栅极绝缘体(例如，在多晶硅层中)的绝缘部7、覆盖绝缘部7并形成晶体管的栅极的半导体材料的部分8、围绕栅极8和设置在栅极8的任一侧上的掺杂区(3、4)(晶体管的源极和漏极区)的间隔物(未示出)。
IC器件的正面部分101包括布置在衬底102上的叠层，该叠层包括绝缘层110、在制造过程中使用衬底102形成的晶体管5和传输敏感数据的导线111。层之间的互连(层到层互连)可以使用“通孔”112来执行。层到层互连可以通过使晶体管5互连的金属互连114形成在上层中。用于层到层互连的金属可以是导电的，并且可以具有比有源区和多晶硅小很多的电阻率。
根据本发明的一个方面，提供布置在集成电路(IC)的最低技术层中的保护***10以保护IC器件100免受背面攻击，诸如可以经由衬底102的背表面21穿过硅衬底执行的聚焦离子束(FIB)背面攻击。保护***10包括布置在衬底102的正表面20的附近中IC器件的正面部分101中的内屏障12。在某些实施例中，正面屏障11可以进一步被布置在正面部分101的正表面13中以免受正面攻击。
内屏障12被布置在IC器件的背面部分102的最低技术层(IC器件的最低技术层)处。这允许保护通过金属导线111传输的敏感数据免受篡改和来自背面的探测(如例如由背面攻击2表示)。此后，内屏障12被称为“背面屏障”。
其中背面屏障12被***的最低技术层可以包括诸如有源区(掺杂硅)、多晶硅层、金属层或利用层到层连接(通孔)的这些层的组合的下导电层。
背面屏障12形成包括IC器件100的靠近衬底102的正表面20的最低级层(金属、多晶硅或诸如掺杂硅的有源区)内的“网”线的物理结构。背面屏障12的布线被配置为适合于IC器件的最下层的空白区(未填充有其他电路元件)，同时绕开布置在这些层中的诸如晶体管5的组件。背面屏障12形成可以具有重复布线图案的结构，是直线的或不是直线的。例如，重复布线图案可以由在相同方向上排布的直线组成，每条直线与其他直线平行。
根据本发明的实施例的背面屏障12防止侵入式入侵从电路的背表面21进入(背面攻击)，侵略式入侵通常例如在***安全性上导致潜在损害。
应该注意，虽然IC器件10的最下层通常大量用于晶体管到晶体管的构造和互连，但是提出的背面屏障12的建网适用于这个小且稀少的空白区，同时确保对背面攻击的保护。
背面屏障12还允许保护晶体管5之间(例如在栅极之间)的互连114，背面屏障是特别重要的，因为在有源层是空白或未用于晶体管构建时，背面攻击可能试图从背表面探测金属导线。这使得保护作为可以被探测的敏感资源的金属线成为可能。
在一个实施例中，如图1中所示，背面屏障12可以被实施在正面部分101(背面屏障的部分使用条状框在图1中表示)的下金属层中，例如在传输敏感数据的导线和晶体管5之间的空白区中。
在又一个其他实施例中，背面屏障12可以被布置在未被包含正面部分侧101中的晶体管的标准单元占据的区域上方。这补偿了通常创造易受背面攻击的空白区的标准单元的不足，因为没有有源结构必须被破坏。
如图2中所示，背面屏障12还能够以衬底级屏障的形式被实施在布置在衬底102的正表面13上的层的空白区中，例如通过使用用于实施晶体管栅极的多晶硅层。背面屏障12的网线的构造使得空白区中的网线覆盖衬底102的正表面20，同时垂直地转移布线以绕过布置在正表面20上的组件(例如，晶体管5)。如这里使用，“垂直”方向指的是如由IC器件100的右边的箭头9所表示的IC器件100的层的堆叠方向。类似地，如这里使用，表达“下”、“顶”、“上”、“正”、“背”参照IC器件100(顶方向)的正表面和衬底的背表面20(下方向)使用。因此，下层是IC器件更靠近衬底的背表面20的层，而上层或顶层是IC器件靠近正表面13的层。
然而，本发明不限于这种背面屏障12处于IC器件100的正面部分101中的布置。可替代地，背面屏障12可以被实施到衬底102中。
图3和4表示根据这些实施例的IC器件100的截面图。
如图3中所示，背面屏障12可以被实施在例如衬底102中的一个或多个掺杂区中，诸如N型掺杂区3。虽然图3示出实施在N型掺杂区上的背面屏障，但是本领域技术人员会容易地理解为可替代地背面屏障可以被实施在P型掺杂区上。在这些实施例中，网线使用有源层来布线。有源层网线的布线可以在没有有源器件(晶体管)的区域中被实现。
在图4中示出的又一个实施例中，背面屏障12可以被实施在衬底102中的一个或多个阱中，诸如在包括在N阱62中的P掺杂区60中(或者相反地在包括在P阱中的N掺杂区中)。
有利地，将有源层用于网布线允许创造非常低的低级的网。因此，对于设计者，更多的背面攻击保护资源(金属层、多晶硅)可以用在保护屏障上方，以布线敏感信号。
在背面屏障12被布置在IC器件110的正面部分的下层中的实施例中，背面屏障可以通过重新描制标准单元来布置，以使较高金属层(例如只有金属-2)和上方被用在布线中，而不是使用最下可用布线层(例如金属-1)。在这个示例性实施方式中，在必要时，背面屏障网可以通过在通孔周围布线来布线在标准单元金属互连下方。
可替代地，安全标准单元库可以被特别设计为嵌入背面屏障12。对于用户/硬件设计者来说，在非常低的实施成本下，这提供了很大的屏蔽范围。在这个实施例中，网被直接嵌入在标准单元布图中。通过在设计中使用受保护的标准单元，电路可以通过嵌入式背面屏蔽网格线而被内在地保护。
在将本发明应用到诸如例如基于FD-SOI(全耗尽绝缘体上硅)的工艺的3D晶体管堆叠工艺中的应用中，可以使用可在上堆叠层的晶体管的有源区以下获得的布线资源。在这些工艺中，从上堆叠层到下堆叠层的互连(通孔)密度允许针对最大安全的在晶体管有源区以下的密集布线背面屏障的设计。
根据另一个特征，保护***10可以进一步包括连接至背面屏障12的验证电路15，以通过测量电路不变量来控制IC器件的完整性(IC器件的完整性包含互连结构的完整性或电连接性的完整性)。这允许检测进行破坏保护***10和/或功能电路的背面攻击。因此，成功背面攻击的可能性相对于现有技术来说大大降低。
即使其中验证电路被实施的最下层的低导电材料(例如多晶硅)具有比金属高的电阻率，从而使得信号缓慢传导通过这些材料，而且功耗更多，验证电路可具有相对缓慢的频率和速度以适用于这个限制，同时有效地确保完整性检查。
验证电路15被配置为产生在背面屏障布线内传播的输入测试值并在背面屏障布线的输出处检查测试值的完整性。
具体来说，验证电路15可以被配置为在背面屏障12的布线上从IC器件的启动点发送信号，并检查以不变的形式在到达点到达的信号。
验证电路15可以被布置在器件的敏感组件的附近或与器件的敏感组件交错。
图5是验证电路15的框图。验证电路15被配置为控制启动点120和到达点122之间的背面屏障12的布线150。
验证电路15包括配置为计算要在布线150上传输的值(此后还被称为“期望值”或“目标值”)的计算单元152，以及包括配置为接收在背面屏障布线150上传输的数据并确定接收的值是否等于由计算单元152计算的期望值的比较单元154。验证的频率可以取决于***时钟。此外，如果由计算单元实施的比较失败，则错误报告单元153可以产生可以触发警报的错误通知。在图5中，接收的值可以是对应于背面屏障等电位的节点。
为了使反转结构对于攻击者更复杂，在某些实施例中，验证电路15能够以伪操作电路的形式实施。例如，验证电路15的计算单元152可以实施算术运算、加密操作或循环冗余检查(CRC)计算。然后，比较单元154可以核对期望的值以确保验证电路15的完整性。
在又一个实施例中，为了阻止重复攻击，由验证电路15使用的输入数据可以由随机数产生器产生。可替代地，由验证电路15使用的输入数据可以源于随机种子。随机种子可以被用于初始化伪随机数产生器，例如，诸如流密码或分组密码。在另一个实施例中，由验证电路使用的输入数据可以使用确保后向和正向加密的方法来产生。后向和正向加密确保虽然一些值是已知的，但这些值不能使攻击者猜出之前或之后的值。由验证电路使用的测试矢量可以有利地是随机或伪随机的不可预测值。
通过使用函数“f”，输入数据和目标数据还可以来源于通常针对验证的每个迭代随机选择并更新的种子值。有利地，函数f可以是单向函数。这些单向函数的示例包括加密散列函数、流密码或分组密码。例如，种子值可以被用在分组密码的输入密钥处，分组密码的明文数据被设置为已知初始值或初始矢量或者可替代地还可以随机选择。
在某些实施例中，验证电路15可以通过使用配置为通过将伪计算电路的输出与预定期望输出值作比较来检查IC器件10的完整性的伪计算电路来填充正面部分101的低密度放置区域来实施。预定输出值可以被存储在存储器中，或通过使用可能的不同实施方式执行功能性等效计算的附加伪计算逻辑来获得。这种实施例的一个优点是提供更多的安全性。此外，伪计算电路可以提供故障注入检测能力。
在某些实施例中，用于背面屏障12的伪计算电路可以是数字故障注入检测器件。
图6是描述根据某些实施例的验证电路15的操作的流程图。
在步骤600中，计算要在布线150上传输的目标值。目标值可以使用诸如数学运算、加密操作或循环冗余核对等的保护操作来计算。
在步骤602中，在背面屏障布线150上传输的数据被接收并根据预定频率和依赖条件来检查。
在步骤604中，确定步骤602中接收的值和目标值之间是否满足条件(具体而言，接收值和目标值之间的相等条件)。
如果未满足条件，错误会在步骤606中被检测到。错误可以通过触发警报来报告。否则，重复步骤602至606。
图7是描述根据某些实施例的IC器件设计流程的流程图。制造集成电路的过程包括多个连续阶段，该多个连续阶段包括下面的初步阶段。
-使电路(硬件和软件)700的成型阶段，其中电路在非常高级下成型，以在性能方面验证相对于应用限制的所选结构。
-高级语言描述阶段(框702)，在成型阶段中的结构验证之后，其中电路的实施方式以时序元件(寄存器、锁存器)和对应于时序元件的输入/输出和电路的主要输入/输出之间的组合的组合逻辑元件的形式在寄存器传送级(RTL)处描述；被称为“行为描述”的这种描述，使用高级编程语言(例如RTL等)来编码；
-逻辑模拟阶段，用于使用模拟器模拟描述(框704)。模拟器根据之前描述的输入模拟及时模拟每个互连信号。模拟可以包括与电路的处理器关联的可执行程序的模拟，如果模拟包括一个可执行程序的模拟的话。
-功能验证阶段，用于补偿模拟(框706)，尤其用于模拟更长的操作，用于加速模拟和用于获得更完整的结果，通过声明使用基于成型的语言来限定电路必须验证的功能特性。功能验证可以基于具有相对于参考模型的结果的自动验证的随机模拟产生器而实施，或使用正式的功能验证工具；
-逻辑综合阶段(框708)，其中基于专用于目标技术和/或制造电路的制造厂的逻辑栅库(例如，AND、OR栅、锁存器等)，电路的行为描述被精炼为在逻辑栅级下获得结构描述(结构描述还被称为网络列表)。因此，行为描述被转换为与技术有关的基于库存储中的标准单元库的网络列表。网络列表可以包括功能标准单元实例(例如，触发器、NAND栅、逆变器等)和描述标准单元实例之间的电连接的端口连接信息。逻辑综合可以考虑各种操作限制。逻辑综合可以通过配置为将以高级语言为形式的行为描述转换为以通用形式描述组合和时序逻辑元件的通用结构描述(独立于逻辑门库)的EDA工具实施，然后使用来自逻辑栅库中的元件替代它们，以满足影响电路的关于时间限制(例如，电路操作频率)和空间限制(硅尺寸)的特性(例如，电路的逻辑路径)的条件。如果所选元件不满足限制，则综合工具可以测试库中的其他栅。
网络列表可以被用于将标准单元实例放置在设计平面图上并执行布线以基于连接标准单元实例的连接信息将导线区段目标放置在设计平面图上(平面图步骤706)。如这里使用，集成电路的设计平面图指的是其主要功能块(例如，触发器、NAND栅等)的临时放置的示意性表示。如这里讨论，导线区段目标是放置在设计平面图上的目标，并且导线区段是放置在对应于导线区段目标的半导体晶圆上的金属。设计平面图可以包括用于多个掩模的目标放置信息以在IC器件的半导体晶圆上形成多“层”。半导体晶圆可以包括用于布线导线区段的几个金属层，金属层中的一层包括彼此平行运行的功率轨迹并提供功率至标准单元电路。
逻辑综合之后，对应于结构描述的计算机文件(708)能够以诸如Verilog、VHDL、EDIF的选定格式在步骤710中获取。这个文件表示来自库的栅及栅的互连的例示，表示电子电路(网络列表)。这个表示仅包括每个由1比特表示的Boolean变量。然后，电路可以在工厂中制造。
IC器件100设计流程可以适用于实施关于背面屏障12和验证电路15的网。
在一个实施例中，验证电路逻辑可以在步骤1006中被***电路网络列表。然后，在执行标准单元放置之前，在逻辑综合阶段的布图设计步骤(1008)中，背面屏障逻辑可以被放置在设计中，并且背面屏障12的网可以被布线以覆盖布线区域。然后，标准单元被放置在可用空间中，并且单元的标准放置和布线被执行。
有利地，背面屏障逻辑和网布线的***可以被集成在计算机辅助设计工具中以有助于技术布局。
应当注意的是，本发明不限于背面屏障的特定布线形式，并且可以包括集成在IC器件的正面部分101的正表面13和衬底102的背表面21之间的任意形式的屏障布线，如由图8至12的示例性嵌入式背面屏障布线示出。具体而言，图8示出具有标准布线的逆变器标准单元。图9、10、11和12示出逆变器标准单元内可能的背面屏障布线。图13示出通过标准单元邻接连接的背面屏障网线的另一个示例。
在某些实施例中，为了进一步提高晶体管上可能的诸如由移除或探测晶体管组成的攻击的攻击的成本，可以另外使用晶体管背面攻击抑制方法。
图14表示包括根据某些实施例实施背面攻击抑制方法的保护***10的IC器件。如所示，IC器件100包括***在电路中的一组辅助晶体管80(此后还被称为“伪晶体管/虚置晶体管”)。伪晶体管80可以靠近安全关键晶体管5放置或放置在其附近，以进一步优化该抑制。
伪晶体管80可以被用于执行冗余函数，以使如果关键晶体管5被移除，则伪晶体管80(对应于冗余晶体管)作为备用晶体管仍旧执行期望的操作。这致使该电路对于晶体管移除更有抵抗力。因为攻击者需要逆向(reverse)芯片结构或继续进行试验，在攻击成功之前，错误会被检测，这随后提高攻击成本。图15表示使用冗余伪晶体管的本发明的示例性实施例。
伪晶体管可以被实施在衬底102的掺杂区中。伪晶体管还可以使用与功能晶体管5相同的层来实施。
此外，晶体管控制单元800可以被实施为如果检测到与冗余晶体管关联的关键晶体管的移除、则控制伪晶体管触发冗余模式。可替代地，晶体管控制单元可以被实施为验证伪晶体管存在并检查伪晶体管是否正确工作。如果验证失败，则伪晶体管或互连可能已经被破坏，并且晶体管控制单元可以选择性发出警报。晶体管控制单元还可以触发其它动作，诸如破坏安全关键密钥或有价值的信息。
伪晶体管80可以被直接***在标准单元布图中。
具体而言，其中***伪晶体管的标准单元的内部信号可以使用不同的晶体管组，同时仍旧保留相同的功能。在这个实施例中，标准单元可以提供比创造预定功能所需的晶体管更多的晶体管。因此，可以通过在可用晶体管中选择一子组晶体管并将子组晶体管正确连接来产生多个功能等效标准单元。使用利用不同晶体管组实施的功能等效标准单元允许致使攻击更加困难。这个功能等效标准单元的示例在图16和17中表示。
在一些实施例中，伪晶体管80中的至少一些可以被用于背面屏障12的布线部分。图18表示这个实施方式的示例。在图18的实施方式中，伪晶体管80被用于布线背面屏障的屏障网线，由此使攻击复杂的多。应当指出，背面屏障网线使用多层和层到层通孔的组合，在这个示例中，包括金属-1、多晶硅和有源层。
有利地，标准单元的输入和输出引脚可以在不同的实施方式上保持相同的几何尺寸。这允许标准单元在芯片布图中更容易的调换。
图19表示使用实施为诸如例如逆变器栅的薄电路组件的伪晶体管的另一个实施例。它的输出能力可能很弱，但足够强以放大扫描链或背面屏障网线。
本发明的实施例可以采用包含硬件元件和软件元件的实施例的形式。
此外，这里描述的保护方法可以通过提供至任意类型计算机的处理器的程序指令来实施以制造具有执行该指令以实施这里指出的功能/动作的处理器的机器。这些计算机程序指令还可以被存储在可以以特定方式给计算机指定功能的计算机可读介质中。为了这个目的，计算机程序指令可以被下载到计算机中以促进一系列操作步骤的性能，并由此制造计算机实施程序，以使执行指令提供实施这里指定的功能/动作的程序。
另外的优点和修改对于本领域技术人员是显而易见的。因此，本发明在其更广泛的方面不限于特定的细节、表示方法和示出和描述的示例。因此，在不偏离申请的总体发明构思的精神或范围的情况下，可以对这些细节进行改变。
Claims (11)
1.一种用于保护集成电路(IC)器件(100)免受攻击的***，所述集成电路器件(100)包括具有正表面(20)和背表面(21)的衬底(102)，所述集成电路器件(100)进一步包括布置在所述衬底(102)的正表面(20)上方的正面部分(101)并且包括多个叠层，所述多个叠层中的至少一层包括具有传输数据的导线的数据层，所述正面部分(101)具有正表面(13)；其中，所述***包括在所述数据层的下方被布置在所述集成电路器件(100)中的内部屏障(12)，所述内部屏障(12)包括网线，其根据布线图案而布置在其中布置有所述内部屏障(12)的所述层的留空区中，其中所述内部屏障(12)被配置为传播数据；以及所述***还包括验证电路，所述验证电路配置为检查所述内部屏障的至少一个布线部分的完整性，所述验证电路还配置为在所述内部屏障(12)的布线部分中传播一输入值、并且在所述内部屏障(12)的布线部分的输出处检查所述输入值的完整性。
2.根据权利要求1所述的***，其中，所述内部屏障(12)被布置在位于所述衬底之上的层中。
3.根据权利要求1所述的***，其中，所述衬底包括多个掺杂区，并且所述内部屏障(12)被实施在所述掺杂区中的至少一些中。
4.根据权利要求1所述的***，其中，所述衬底包括位于掺杂区中的多个阱，并且所述内部屏障(12)被实施在所述阱中的至少一些中。
5.根据权利要求1所述的***，其中，所述正面部分(101)包括多个标准单元，并且所述内部屏障(12)被分区域地实施在标准单元之间。
6.根据权利要求1所述 的***，其中，所述内部屏障(12)被实施在标准单元中。
7.根据权利要求1所述的***，其中，所述验证电路(15)包括计算单元和比较单元，其中所述计算单元用于计算通过所述内部屏障的所述布线部分来发送的目标值，所述比较单元检查在所述布线部分的输出处接收的值和所述目标值之间是否满足条件。
8.根据权利要求7所述的***，其中，所述计算单元被配置为实施操作以计算所述目标值，所述操作选自于由算术操作、加密操作、或循环冗余检查(CRC)计算所构成的一组中。
9.根据权利要求1所述的***，其中，所述集成电路器件包括安全关键晶体管(5)和一组辅助晶体管(80)，每个辅助晶体管被耦接至一个或多个安全关键晶体管(5)，每个辅助晶体管是备用晶体管，其配置为当所述安全关键晶体管在攻击中被移除时执行耦接到所述辅助晶体管上的安全关键晶体管(5)的操作。
10.根据权利要求9所述的***，其中，所述辅助晶体管的至少一些被用于所述内部屏障的布线部分。
11.一种用于保护集成电路(IC)器件(100)免受攻击的方法，所述集成电路器件(100)包括具有正表面(20)和背表面(21)的衬底(102)，所述集成电路器件(100)进一步包括布置在所述衬底(102)的正表面(20)上的正面部分(101)并且包括多个叠层，所述多个叠层中的至少一层包括具有传输数据的导线的数据层，所述正面部分(101)具有正表面(13)，一内部屏障(12)被布置在位于所述数据层以下的一层中，所述内部屏障(12)包括网线，其根据布线图案而布置在其中布置有所述内部屏障(12)的所述层的留空区中，所述内部屏障(12)被配置为传播数据；其中，所述方法包括验证所述内部屏障的至少一个布线部分的完整性，所述验证步骤包括在所述内部屏障的布线部分中传播一输入值、并且在所述内部屏障的布线部分的输出处检查所述输入值的完整性。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP15307161.8A EP3188231B1 (en) | 2015-12-29 | 2015-12-29 | System and method for protecting an integrated circuit (ic) device |
| EP15307161.8 | 2015-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106960842A CN106960842A (zh) | 2017-07-18 |
| CN106960842B true CN106960842B (zh) | 2020-09-22 |
Family
ID=55299180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611273026.9A Active CN106960842B (zh) | 2015-12-29 | 2016-12-28 | 用于保护集成电路器件的***和方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10236262B2 (zh) |
| EP (2) | EP3188231B1 (zh) |
| CN (1) | CN106960842B (zh) |
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| FR3071101A1 (fr) * | 2017-09-11 | 2019-03-15 | Stmicroelectronics (Rousset) Sas | Empilement de puces |
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| JP5970308B2 (ja) * | 2012-09-19 | 2016-08-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| CN104112758B (zh) * | 2014-07-01 | 2017-02-22 | 京东方科技集团股份有限公司 | 发光二极管显示面板及其制作方法、显示装置 |
-
2015
- 2015-12-29 EP EP15307161.8A patent/EP3188231B1/en active Active
- 2015-12-29 EP EP22208731.4A patent/EP4216274A3/en active Pending
-
2016
- 2016-12-28 CN CN201611273026.9A patent/CN106960842B/zh active Active
- 2016-12-28 US US15/391,924 patent/US10236262B2/en active Active
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| Publication number | Publication date |
|---|---|
| EP3188231A1 (en) | 2017-07-05 |
| EP4216274A2 (en) | 2023-07-26 |
| US20170186706A1 (en) | 2017-06-29 |
| EP4216274A3 (en) | 2023-09-27 |
| EP3188231B1 (en) | 2023-01-04 |
| CN106960842A (zh) | 2017-07-18 |
| US10236262B2 (en) | 2019-03-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |