CN106898580A - 芯片保护环、半导体芯片、半导体晶圆及封装方法 - Google Patents

Abstract

本发明提供一种芯片保护环、半导体芯片、半导体晶圆及封装方法，通过将每个接合焊垫附近的保护环的最顶层金属环断开，同时将次顶层金属环的尺寸缩小，使最顶层导电插塞不与次顶层金属环及下方的其他金属环接触，从而使最顶层金属环隔离悬空，使得在封装焊接时焊线即使与保护环最顶层金属环接触，也不会短路，在避免焊线间短路的同时仍能保证保护环的保护作用。

Description

芯片保护环、半导体芯片、半导体晶圆及封装方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种芯片保护环、半导体芯片、半导体晶圆及封装方法。

背景技术

在半导体制程中，通常是将形成有集成电路的晶圆切割成一个个芯片(chip)，然后将这些芯片制作成功能不同的半导体封装结构。具体参照图1，图1为晶圆的俯视图，晶圆由多个芯片10组成，而相邻两芯片10之间以切割道(scribe line，或称划片槽、街区)11相隔。每个芯片10包括通过沉积、光刻(微影)、刻蚀、掺杂及热处理等工艺在基底上形成的器件结构、互连结构以及焊垫等。之后，沿切割道11将晶圆切割为多个独立的芯片10。因此在对应切割道11位置处不存在功能性元件，一般仅包括位于基底上的层间介质层。

然而，在对晶圆进行切割时，会将机械应力施加于所述晶圆上，因此，容易在切割而成的芯片内造成龟裂。再者，通常基底上形成有多个半导体器件，为了绝缘隔离这些半导体器件，在制作半导体组件的过程中，需要沉积叠置绝缘层(Stacked Insulating Films)，例如金属层间介质层(IMD，Inter-metal Dielectric)、层间介质层(ILD，Inter-layer Dielectric)，这些叠置绝缘层会覆盖在切割道上，因而，对晶圆进行切割时将暴露出其侧壁表面，所述叠置绝缘层及其暴露出的侧壁表面构成了水气穿透的路径，进而导致半导体器件发生故障。

请参考图2和图3，在现有技术中，为了防止半导体芯片受到切割工艺的损害及避免水气引发劣化的情形，会在每一芯片10的器件区与切割道11之间形成包围芯片10的保护环(seal ring，也称作密封环、防护环)12，保护环12呈多层结构，由金属层与绝缘层按照一定的规则交替堆叠而成，具体而言，包括位于层间介质层122中的扩散层(diff layer)121、位于扩散层121上方的多层金属层(metal layer)、电连接相邻两金属层123的插塞(contact)导电插塞124以及绝缘保护层(passivation layer)125，所述多层金属层包括由下至上依次形成的底层金属层1231、中间金属层1232以及顶层金属层1233，所述绝缘保护层125位于顶层金属层1233上。其中，切割道11位于相邻两保护环12之间，保护环12可以阻挡水气渗透或例如含酸物、含碱物等污染源的扩散的化学损害，起到保护芯片10的作用。

请参考图4，芯片10的封装方法通常是将芯片10粘贴于封装底座的中心位置，然后使用金线、铝线或铜线等焊线14连接芯片10上的焊垫(Pad)13和底座上的键合垫，键合垫与底座的各个引脚一一对应，最终完成芯片封装。通常使用压焊法将焊线14连接到键合垫和焊垫13上，即直接依靠外力将焊线14压合在芯片的焊垫13上。发明人发现，由于焊线14离芯片10表面非常接近，而保护环12距离焊垫13也非常接近，在压焊过程中，可能会由于工艺条件不稳定等因素导致焊球过大、偏移，所以很容易出现焊线14与保护环12发生接触的情况，造成保护环上方的保护层125被压碎，焊线14与保护环12的顶层金属层1233最顶层金属环1231直接接触。如果其他焊线也发生类似情况，那么这两根焊线14由于同时接触保护环12的顶层金属层最顶层金属环12313而发生短路，极有可能造成芯片10失效，例如芯片10的某些功能不能正常工作或芯片的性能达不到设计的要求。而重新制造同样工艺条件的晶圆将会花费大量的人力财力。如果用酸液腐蚀焊球，焊垫13上的铝也会被腐蚀掉，无法重新压焊。

发明内容

本发明的目的在于提供一种芯片保护环、半导体芯片、半导体晶圆及封装方法，能够避免芯片封装时焊线接触到保护环而发生短路的问题。

为解决上述问题，本发明提出一种芯片保护环，围绕一芯片并与所述芯片形成在同一半导体衬底上，所述芯片保护环包括由所述半导体衬底支撑的若干个依次堆叠的金属环以及设置于相邻金属环之间的导电插塞，且各个金属环均围绕所述芯片设置；最顶层金属环为不连续的金属环，在所述芯片的相邻接合焊垫之间断开；次顶层金属环的半径比最顶层金属环的半径小，最顶层导电插塞分布在所述次顶层金属环的***，仅与最顶层金属环接触，其余层的导电插塞连接相邻的金属环。

进一步的，所述最顶层金属环的上表面与所述接合焊垫的上表面齐平或者高出所述接合焊垫的上表面。

进一步的，所述最顶层导电插塞的底部的高度低于次顶层金属环的顶部的高度。

进一步的，所述最顶层金属环在所述芯片的相邻接合焊垫之间断开的间隙宽度为0.05个接合焊垫的宽度～0.5个接合焊垫的宽度。

进一步的，所述芯片保护环还包括位于所述半导体衬底与最底层金属环之间的扩散环以及位于所述最顶层金属环上表面的保护层。

进一步的，所述保护层为氧化层、氮化层或由氧化层和氮化层堆叠而成的复合层结构。

进一步的，相邻两层金属环之间设置有层间介质层，导电插塞所述导电插塞形成在所述层间介质层中。

进一步的，所述金属环和导电插塞的材料包括铜、钨、铝或镍。

进一步的，所述层间介质层包括氧化硅膜、碳氮化硅膜、氮氧化硅膜、氮化硅膜及有机玻璃中的至少一种。

进一步的，所述金属环的深度为5～50微米，宽度为0.2微米～5微米。

进一步的，所述次顶层金属环下方的各层导电插塞在垂直方向上对准或者交错排列。

进一步的，所述次顶层金属环下方的各层导电插塞中，位于各层所述金属环外边缘的导电插塞与所述金属环外边缘的距离为0～1个导电插塞宽度。

本发明还提供一种半导体芯片，包括：

半导体衬底；

设置于所述半导体衬底中并由其支撑的电路模块，所述电路模块包括封装用的多个接合焊垫；以及

围绕所述电路模块的上述的芯片保护环。

本发明还提供一种半导体晶圆，包括：

半导体衬底，

设置于所述半导体衬底中并由其支撑的多个半导体芯片，所述半导体芯片具有上述的芯片保护环；以及

位于相邻半导体芯片之间并界定各个半导体芯片的切割道，所述切割道位于所述芯片保护环外侧。

本发明还提供一种芯片封装方法，包括：

提供一半导体芯片，所述半导体芯片包括半导体衬底以及设置于所述半导体衬底中并由其支撑的电路模块；

在所述电路模块***形成多个芯片封装用的接合焊垫，所述接合焊垫连接电路模块；

在所述接合焊垫***形成围绕所述半导体芯片的如权利要求1至10中任一项所述的芯片保护环；以及，

提供一具有键合垫的封装底座，并将所述半导体芯片粘贴于所述封装底座的中心位置；

采用金属焊线将各个接合焊垫和封装底座上对应的键合垫连接。

进一步的，所述金属焊线与接合焊垫的连接采用压焊工艺实现。

进一步的，所述压焊工艺包括：

在所述接合焊垫上打金属连线球；

将所述金属焊线压到所述金属连线球上。

与现有技术相比，本发明提供的芯片保护环、半导体芯片、半导体晶圆及封装方法，通过将每个接合焊垫附近的保护环的最顶层金属环断开，同时将次顶层金属环的尺寸缩小，使最顶层导电插塞不与次顶层金属环及下方的其他金属环接触，从而使最顶层金属环隔离悬空，使得在封装焊接时焊线即使与保护环最顶层金属环接触，也不会短路，在避免焊线间短路的同时仍能保证保护环的保护作用。

附图说明

图1是现有技术的一种半导体晶圆的俯视结构示意图；

图2是现有的芯片保护环的俯视结构示意图；

图3是现有的芯片保护环的剖视结构示意图；

图4是现有的芯片封装示意图；

图5A和5B是本发明具体实施例的芯片保护环的俯视结构示意图；

图5C是沿图5B的XX’线的剖视结构示意图；

图5D是沿图5B的YY’线的剖视结构示意图；

图6是本发明具体实施例的半导体芯片封装方法流程图。

具体实施方式

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。

请一并参考图5A至5D，本发明提出一种芯片保护环(seal ring)12，围绕一芯片设置并与该芯片形成在同一半导体衬底(未图示)上，所述芯片保护环12包括由所述半导体衬底支撑的若干个依次堆叠的金属环123以及设置于相邻金属环之间的导电插塞124，并且各个金属环123均围绕所述芯片设置，其中，最顶层金属环(top metal，TM)1231为不连续的金属环，在所述芯片的相邻接合焊垫(Pad)13之间断开，次顶层金属环1232的半径比最顶层金属环1231的半径小，最顶层导电插塞1241分布在所述次顶层金属环的***，仅与最顶层金属环1231接触，其余层的导电插塞连接相邻的金属环。

其中，所述半导体衬底可以为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化硅或砷化镓等)等，具有形成所述芯片10的器件区、围绕所述器件区的保护环区以及围绕保护环区和器件区的切割道区11，表面具有层间介质层122，所述层间介质层122包括氧化硅膜、碳氮化硅膜、低介电常数电介质膜等中一种或多种(多层膜层叠而成)，低介电常数电介质膜可以是磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)、旋涂玻璃、旋涂聚合物等。所述器件区的半导体衬底表面形成有芯片10电路，所述切割道区11为形成芯片电路之后，进行切割工艺的位置，通过所述切割工艺使半导体衬底的若干器件区相互分离，并成为独立的芯片10，而所述切割道区11在切割工艺中被去除。位于保护环区的层间介质层122内形成所述芯片保护环12，芯片保护环12可以阻挡水汽或杂质自切割工艺之后暴露出的层间介质层122侧壁表面进入器件区，即避免切割造成器件区的芯片10电路的污染的问题，同时保护有芯片电路的半导体衬底在所述切割工艺中受到较大的机械力或应力而容易造成器件区的芯片电路受到损伤的问题。

芯片保护环12的各层金属环的材料包括铜、钨、铝、钴或镍，各层金属环123的材料可以相同也可以不相同，各层金属环123重叠设置，相邻两层金属环123之间由层间介质层122隔离。

具体而言，如图5A所示，最顶层金属环1231由若干分立的金属线构成，相邻金属线之间由层间介质层122隔离，即最顶层金属环1231为不连续的金属环，金属线在所述芯片的相邻接合焊垫(Pad)13之间断开，使每个接合焊垫13旁边的芯片保护环的最顶层金属环1231都互相独立、互不连接，这样就可以避免在封装打线后焊线通过芯片保护环形成短路。较佳方案中，最顶层金属环1231只需断开很小的尺寸即可，以使其不会影响seal ring的保护作用，断开的间隙尺寸W取决于工艺精度，特别是压焊工艺精度，例如为0.05个接合焊垫13的宽度～0.5个接合焊垫13的宽度，当接合焊垫宽度为0.5μm时，断开的间隙尺寸W为0.25μm～0.5μm。为了最大程度的防止水气，可以设计为设计规则规定的最小金属间距，例如焊盘最小间距为0.18μm，则W＝0.18μm，也可根据工艺制程的实际情况具体设置，本发明对此不予限定。

请参考图5B至图5D，本实施例中，相邻两层金属环123之间均设置有导电插塞结构124。最顶层金属环1231与次顶层金属环1232(即最顶层金属环下方的最近邻的金属环)之间设置有最顶层导电插塞(top via或导电插塞)1241结构，最顶层导电插塞1241的顶部接触最顶层金属环1231，底部悬空在层间介质层122中。具体实现方法为：缩小次顶层金属环1232的尺寸(图5C中次顶层金属环1232比最顶层金属环1231的半径小)，以将最顶层导电插塞(top via)1241分布在次顶层金属环1232的***两侧，使其不会与次顶层金属环1232以及下方的其他金属环123接触。由于最顶层导电插塞1241下面没有金属环(metallayer)阻挡，在实际制造过程中，最顶层导电插塞1241填充的通孔(top via)会刻蚀(etch)的比较深一点，但一般不会接触到在次顶层金属环1232，即最顶层导电插塞1241的底部低于次顶层金属环1232的顶部。这样可以实现最顶层金属环1231与下方的各个金属环隔离，进而将每个接合焊垫13周围的芯片保护环12的最顶层金属环1231隔离悬空，这样即使在打线时焊线接触到最顶层金属环1231，也不会造成焊线间短路。此外，最顶层导电插塞的底部位于次顶层金属环1232的***，且不与其他金属环123接触，从而能够增强最顶层金属环1231与最顶层导电插塞之间的机械强度，该机械强度足以防止在切割道11进行芯片的切割工艺时，切割道11区产生的破裂或分层向芯片10延伸，更好地保护了芯片10，保证经过切割工艺之后的芯片电路性能良好。因此悬空的最顶层导电插塞结构提高了芯片保护环12对芯片10的保护作用。

本实施例中，各层金属环与导电插塞可以通过双大马士革工艺形成。所述金属环的深度为5～50微米，宽度为0.2微米～5微米，即在双大马士革工艺中刻蚀层间介质层122形成用于制作金属环的深沟槽时，该深沟槽的刻蚀深度为5～50微米，宽度为0.2微米～5微米，

请参考图5C至图5D，本实施例中，次顶层金属环1232及其下方的各个金属环中，相邻两层金属环123之间设置多个导电插塞13，这些导电插塞的顶部与上层金属环底部接触，底部与下层金属环顶部接触，从而实现相邻两层金属环的连接，这种次顶层金属环向下互连的结构，可以屏蔽芯片10外的电磁干扰，同时阻挡水气从侧面断口侵入，提高芯片的可靠性。其中，所述次顶层金属环1232下方的各层导电插塞13在垂直方向上可以相互对准，也可以交错排列，优选为交错排列，以提高导电插塞13的密度和数量，进而提高芯片保护环12的机械强度。且次顶层金属环1232下方的各层导电插塞中，位于各层所述金属环123外边缘的导电插塞与该层金属环123外边缘的距离为0～1个导电插塞宽度，例如当导电插塞的横向宽度为0.25μm，位于各层所述金属环123外边缘的导电插塞与该层金属环123外边缘的距离为0～0.25μm。

本实施例中，所述最底层金属环(第一层金属环M1)与半导体衬底之间还设有扩散环121，可以将切割道11处的切割所产生的静电就近接地，将静电以及切割应力对芯片10的冲击降到最小。此外，最顶层金属环1231上表面还设有保护层125(或称钝化层)，保护层125为氧化硅膜、氮化膜或者按照顺序层叠的氧化硅膜和氮化硅膜，保护层125覆盖保护环12的最顶层金属环1231以及还部分地覆盖接合焊垫13，以形成暴露出接合焊垫13的压焊位置的开口。优选的，所述最顶层金属环1231的上表面与所述接合焊垫13的上表面齐平或者高出所述接合焊垫13的上表面，以通过保护层125的开口以及高度来限定压焊用的锡球位置，防止锡球外溢。

请继续参考图5A至5D，本发明还提供一种半导体芯片，包括：

半导体衬底(未图示)；

设置于所述半导体衬底中并由其支撑的电路模块，所述电路模块包括封装用的多个接合焊垫13(用于信号输入和输出)；以及

围绕所述电路模块的上述芯片保护环12。

请继续参考图5A至5D，本发明还提供一种半导体晶圆，包括：

半导体衬底(未图示)；

设置于所述半导体衬底中并由其支撑的多个半导体芯片10，所述半导体芯片具有上述的芯片保护环12；以及

位于相邻半导体芯片之间并界定各个半导体芯片的切割道11，所述切割道11位于所述芯片保护环12外侧。

请参考图5A至5D以及图6，本发明还提供一种芯片封装方法，包括：

S1，提供一半导体芯片10，所述半导体芯片包括半导体衬底以及设置于所述半导体衬底中并由其支撑的电路模块；

S2，在所述电路模块***形成多个芯片封装用的接合焊垫13，所述接合焊垫13连接电路模块；

S3，在所述接合焊垫13***形成围绕所述电路模块的上述芯片保护环12；以及，

S4，提供一具有键合垫的封装底座，并将所述半导体芯片粘贴于所述封装底座的中心位置；

S5，采用金属焊线将各个接合焊垫和封装底座上对应的键合垫连接。

本实施例中，步骤S1提供一具有多个半导体芯片的晶圆。步骤S2在晶圆上为各个芯片形成用于外接的接合焊垫，步骤S3为各个芯片制作封装用保护环，步骤S4之间，通过在芯片间的切割道切割，将各个半导体芯片分离成独立的芯片个体。在步骤S5中，所述金属焊线与接合焊垫的连接采用压焊工艺实现，所述压焊工艺包括：

在所述接合焊垫上打金属连线球；

将所述金属焊线压到所述金属连线球上。

综上所述，本发明提供的芯片保护环、半导体芯片、半导体晶圆及封装方法，通过将每个接合焊垫附近的保护环的最顶层金属环断开很小的尺寸，同时将次顶层金属环的尺寸缩小，使最顶层导电插塞不与次顶层金属环及下方的其他金属环接触，从而使最顶层金属环隔离悬空，使得在封装焊接时焊线即使与保护环最顶层金属环接触，也不会短路；同时由于最顶层金属环可以断开很小的尺寸，所以在避免焊线间短路的同时仍能保证保护环的保护作用。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (17)

1.一种芯片保护环，围绕一芯片并与所述芯片形成在同一半导体衬底上，其特征在于，包括由所述半导体衬底支撑的若干个依次堆叠的金属环以及设置于相邻金属环之间的导电插塞，且各个金属环均围绕所述芯片设置；最顶层金属环为不连续的金属环，在所述芯片的相邻接合焊垫之间断开；次顶层金属环的半径比最顶层金属环的半径小，最顶层导电插塞分布在所述次顶层金属环的***，仅与最顶层金属环接触，其余层的导电插塞连接相邻的金属环。

2.如权利要求1所述的芯片保护环，其特征在于，所述最顶层金属环的上表面与所述接合焊垫的上表面齐平或者高出所述接合焊垫的上表面。

3.如权利要求1所述的芯片保护环，其特征在于，所述最顶层导电插塞的底部的高度低于次顶层金属环的顶部的高度。

4.如权利要求1所述的芯片保护环，其特征在于，所述最顶层金属环在所述芯片的相邻接合焊垫之间断开的间隙宽度为0.05个接合焊垫的宽度～0.5个接合焊垫的宽度。

5.如权利要求1所述的芯片保护环，其特征在于，所述芯片保护环还包括位于所述半导体衬底与最底层金属环之间的扩散环以及位于所述最顶层金属环上表面的保护层。

6.如权利要求5所述的芯片保护环，其特征在于，所述保护层为氧化层、氮化层或由氧化层和氮化层堆叠而成的复合层结构。

7.如权利要求1所述的芯片保护环，其特征在于，相邻两层金属环之间设置有层间介质层，导电插塞所述导电插塞形成在所述层间介质层中。

8.如权利要求1或7所述的芯片保护环，其特征在于，所述金属环的材料包括铜、钨、铝或镍；所述导电插塞的材料包括铜、钨、铝或镍。

9.如权利要求1或7所述的芯片保护环，其特征在于，所述层间介质层包括氧化硅膜、碳氮化硅膜、氮氧化硅膜、氮化硅膜及有机玻璃中的至少一种。

10.如权利要求1所述的芯片保护环，其特征在于，所述金属环的深度为5～50微米，宽度为0.2微米～5微米。

11.如权利要求1所述的芯片保护环，其特征在于，所述次顶层金属环下方的各层导电插塞在垂直方向上对准或者交错排列。

12.如权利要求1或11所述的芯片保护环，其特征在于，所述次顶层金属环下方的各层导电插塞中，位于各层所述金属环外边缘的导电插塞与所述金属环外边缘的距离为0～1个导电插塞宽度。

13.一种半导体芯片，其特征在于，包括：

半导体衬底；

设置于所述半导体衬底中并由其支撑的电路模块，所述电路模块包括封装用的多个接合焊垫；以及

围绕所述电路模块的如权利要求1至12中任一项所述的芯片保护环。

14.一种半导体晶圆，其特征在于，包括：

半导体衬底，

设置于所述半导体衬底中并由其支撑的多个半导体芯片，所述半导体芯片具有如权利要求1至12中任一项所述的芯片保护环；以及

位于相邻半导体芯片之间并界定各个半导体芯片的切割道，所述切割道位于所述芯片保护环外侧。

15.一种芯片封装方法，其特征在于，包括：

提供一半导体芯片，所述半导体芯片包括半导体衬底以及设置于所述半导体衬底中并由其支撑的电路模块；

在所述电路模块***形成多个芯片封装用的接合焊垫，所述接合焊垫连接电路模块；

在所述接合焊垫***形成围绕所述半导体芯片的如权利要求1至12中任一项所述的芯片保护环；以及，

提供一具有键合垫的封装底座，并将所述半导体芯片粘贴于所述封装底座的中心位置；

采用金属焊线将各个接合焊垫和封装底座上对应的键合垫连接。

16.如权利要求15所述的芯片封装方法，其特征在于，所述金属焊线与接合焊垫的连接采用压焊工艺实现。

17.如权利要求16所述的芯片封装方法，其特征在于，所述压焊工艺包括：

在所述接合焊垫上打金属连线球；

将所述金属焊线压到所述金属连线球上。