CN106898322B - 移位寄存器及其驱动方法、栅极驱动电路以及显示装置 - Google Patents

移位寄存器及其驱动方法、栅极驱动电路以及显示装置 Download PDF

Info

Publication number
CN106898322B
CN106898322B CN201710194628.3A CN201710194628A CN106898322B CN 106898322 B CN106898322 B CN 106898322B CN 201710194628 A CN201710194628 A CN 201710194628A CN 106898322 B CN106898322 B CN 106898322B
Authority
CN
China
Prior art keywords
level
input
output
signal
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201710194628.3A
Other languages
English (en)
Other versions
CN106898322A (zh
Inventor
李蒙
王迎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei Xinsheng Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201710194628.3A priority Critical patent/CN106898322B/zh
Publication of CN106898322A publication Critical patent/CN106898322A/zh
Priority to US15/792,603 priority patent/US10580377B2/en
Application granted granted Critical
Publication of CN106898322B publication Critical patent/CN106898322B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G09G2320/045—Compensation of drifts in the characteristics of light emitting or modulating elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Shift Register Type Memory (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

本公开提供了一种移位寄存器及其驱动方法、栅极驱动电路以及显示装置。所述移位寄存器包括输入单元、第一输出单元、第二输出单元和负压变换单元。输入单元的输入端接收输入信号，输出端连接第一节点，控制端接收第一时钟信号。第一输出单元的输入端接收第二时钟信号，输出端连接到输出信号端，控制端连接到所述第一节点。第二输出单元的输入端接收第一低电平信号，输出端连接到所述输出信号端，控制端接收第三时钟信号。负压变换单元的输入端接收第二低电平信号，输出端连接到所述第一节点，控制端接收第四时钟信号。

Description

移位寄存器及其驱动方法、栅极驱动电路以及显示装置
技术领域
本公开涉及显示技术领域，具体地涉及一种移位寄存器及其驱动方法、栅极驱动电路以及显示装置。
背景技术
阵列基板栅极驱动(Gate Driver on Array,GOA)技术是直接将栅极驱动电路制作在阵列基板上的技术。GOA技术的应用可直接将栅极驱动电路制作在面板周围，从而降低了程序复杂度，并且减少了产品成本。此外，还提高了薄膜晶体管液晶显示器(TFT-LCD)面板的高集成度，使面板更薄型化，并能够实现窄边框设计。
现有的GOA电路设计一般较复杂，且噪声明显。在一帧扫描中，很多GOA电路的驱动电路输出信号端输出高电平后一直保持低电平，以使得相应的TFT关闭。为了确保TFT的关闭状态，往往需要在上拉节点处维持较低的负电压。然而，上拉晶体管的栅极长期处于较低的负电压下，会造成TFT的阈值电压(Vth)负漂(即，变小)。一旦出现Vth负漂，则TFT可能会出现异常开启。尤其是对于IGZO工艺的面板来讲，Vth本身已经接近0V，负漂的出现将会使面板无法正常工作。
发明内容
为了解决现有技术中存在的至少上述问题，本公开提出了一种移位寄存器及其驱动方法、栅极驱动电路以及显示装置。
根据本公开的一个方面，提出了一种移位寄存器。该移位寄存器包括输入单元、第一输出单元、第二输出单元和负压变换单元。输入单元的输入端接收输入信号，输出端连接第一节点，控制端接收第一时钟信号。第一输出单元的输入端接收第二时钟信号，输出端连接到输出信号端，控制端连接到所述第一节点。第二输出单元的输入端接收第一低电平信号，输出端连接到所述输出信号端，控制端接收第三时钟信号。负压变换单元的输入端接收第二低电平信号，输出端连接到所述第一节点，控制端接收第四时钟信号。
在一个实施例中，所述第三时钟信号是所述第一时钟信号。
在一个实施例中，所述输入单元包括第一晶体管，所述输入单元的输入端是第一晶体管的源极和漏极中的一个，输出端是第一晶体管的源极和漏极中的另一个，控制端是第一晶体管的栅极。
在一个实施例中，所述第一输出单元包括第二晶体管和电容器，所述第一输出单元的输入端是第二晶体管的源极和漏极中的一个，输出端是第二晶体管的源极和漏极中的另一个，控制端是第二晶体管的栅极，所述电容器的第一端连接到第一节点，第二端连接到输出控制端。
在一个实施例中，所述第二输出单元包括第三晶体管，其中，所述第二输出单元的输入端是第三晶体管的源极和漏极中的一个，输出端是第三晶体管的源极和漏极中的另一个，控制端是第三晶体管的栅极。
在一个实施例中，所述负压变换单元包括第四晶体管，所述负压变换单元的输入端是第四晶体管的源极和漏极中的一个，输出端是第四晶体管的源极和漏极中的另一个，控制端是第四晶体管的栅极。
根据本公开的另一方面，提出了一种栅极驱动电路。该栅极驱动电路包括级联的多个根据以上各实施例所述的移位寄存器。
根据本公开的另一方面，提出了一种显示装置。该显示装置包括根据以上实施例所述的栅极驱动电路。
根据本公开的另一方面，提出了一种用于驱动根据以上实施例所述的移位寄存器的驱动方法。该驱动方法包括第一下拉阶段和第二下拉阶段。在第一下拉阶段中，通过第一时钟信号控制输入单元关断，通过第四时钟信号控制负压变换单元接通，输入低电平的第二时钟信号，以使得第一节点的电压降低到第三电平，输出信号端输出低电平。第二下拉阶段，包括第一时段和第二时段。在第一时段中，通过第一时钟信号控制输入单元接通，通过第四时钟信号控制负压变换单元关断，输入低电平的第二时钟信号，以使得第一节点的电压降低到第四电平，输出信号端输出低电平。在第二时段中，通过第一、第四时钟信号控制输入单元和负压变换单元关断，输入低电平的第二时钟信号，以使得第一节点的电压保持在第四电平，输出信号端输出低电平。
在一个实施例中，在所述第一下拉阶段之前，所述方法还包括第一上拉阶段和第二上拉阶段。在第一上拉阶段中，通过第一、第三时钟信号控制输入单元和第二输出单元接通，通过第四时钟信号控制负压变换单元关断，输入低电平的第二时钟信号，以使得第一节点的电压提升到第一电平，输出信号端输出低电平。在第二上拉阶段中，通过第一、第四时钟信号控制输入单元和负压变换单元关断，输入高电平的第二时钟信号，以使得第一节点的电压进一步提升到第二电平，输出信号端输出高电平。
在一个实施例中，所述第一下拉阶段和第二下拉阶段交替循环，以使得第一节点的电压在第三电平和第四电平之间周期性变化。
在一个实施例中，第三电平与第四电平是不同的负电平。
在一个实施例中，第三电平大于第四电平。
附图说明
图1示出了根据本公开实施例的移位寄存器的电路结构图。
图2示出了图1所示的移位寄存器的更为详细的电路结构图。
图3示出了图1所示的移位寄存器的信号时序图。
图4示出了根据本公开另一实施例的移位寄存器的电路结构图。
图5示出了图4所示的移位寄存器的更为详细的电路结构图。
图6示出了图4所示的移位寄存器的信号时序图。
图7示出了根据本公开实施例的用于驱动移位寄存器的驱动方法的流程图。
具体实施方式
下面将详细描述本公开的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本公开。在以下描述中，为了提供对本公开的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本公开。在其他实例中，为了避免混淆本公开，未具体描述公知的电路、材料或方法。
在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本公开至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和/或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。
在整个说明书中，序数词“第一”、“第二”等用于在具有类似功能或形式的多个对象之间进行区分，并不对所限定的对象的出现顺序、依赖关系等进行限制。例如，当只使用具有较大序数词(例如，第二晶体管)对技术方案进行描述时，并不表示该技术方案中必然涉及没有提及的具有较小序数词的对象(例如，第一晶体管)，所述技术方案在此不对该具有较小序数词的对象进行限定。换言之，本领域技术人员应该理解的是，在所述技术方案的一些实施例中，可以包括该具有较小序数词的对象。在所述技术方案的另一些实施例中，可以不包括该具有较小序数词的对象。
以下参考附图对本公开进行具体描述。
首先，图1示出了根据本公开一个实施例的移位寄存器100的电路结构图。从图1可见，移位寄存器100包括输入单元110、第一输出单元120、第二输出单元130和负压变换单元140。
输入单元110的输入端接收输入信号INPUT，输出端连接第一节点N1，控制端接收第一时钟信号CLK1。在第一时钟信号CLK1的控制下，输入单元110接通或关断。在输入单元110接通时，输入信号INPUT传输到第一节点N1。
第一输出单元120的输入端接收第二时钟信号CLK2，输出端连接到输出信号端，控制端连接到所述第一节点N1。在第一节点N1的电平的控制下，第一输出单元120接通或关断。在第一输出单元120接通时，第二时钟信号CLK2传输到输出信号端。
第二输出单元130的输入端接收第一低电平信号VS1，输出端连接到所述输出信号端，控制端接收第三时钟信号CLK3。在第三时钟信号CLK3的控制下，第二输出单元130接通或关断。在第二输出单元130接通时，第一低电平信号VS1传输到输出信号端。
负压变换单元140的输入端接收第二低电平信号VS2，输出端连接到所述第一节点N1，控制端接收第四时钟信号CLK4。在第四时钟信号CLK4的控制下，负压变换单元140接通或关断。在负压变换单元140接通时，第二低电平信号VS2传输到第一节点N1。
输出信号端输出信号OUTPUT。
图2根据本公开的一个实施例示出了图1所示的移位寄存器100的更为详细的电路结构图。
在图2中，输入单元110包括第一晶体管T1。输入单元110的输入端是第一晶体管T1的源极和漏极中的一个，输出端是第一晶体管T1的源极和漏极中的另一个，控制端是第一晶体管T1的栅极。
第一输出单元120包括第二晶体管T2和电容器C。第一输出单元120的输入端是第二晶体管T2的源极和漏极中的一个，输出端是第二晶体管T2的源极和漏极中的另一个，控制端是第二晶体管T2的栅极。电容器C的第一端连接到第一节点N1，第二端连接到输出控制端，即，电容器C并联到第二晶体管T2的作为第一输出单元120的输入端的源极或漏极以及栅极之间。
第二输出单元130包括第三晶体管T3。第二输出单元130的输入端是第三晶体管T3的源极和漏极中的一个，输出端是第三晶体管T3的源极和漏极中的另一个，控制端是第三晶体管T3的栅极。
负压变换单元140包括第四晶体管T4。负压变换单元140的输入端是第四晶体管T4的源极和漏极中的一个，输出端是第四晶体管T4的源极和漏极中的另一个，控制端是第四晶体管T4的栅极。
需要指出的是，晶体管T1-T4可以为N型晶体管或P型晶体管。本申请中以N型晶体管为示例进行描述，应该理解的是，当T1-T4中的一个或多个为P型晶体管时同样可以实现本申请的技术方案，只需对电平设置进行相应的调整即可。
图3示出了图1和图2所示的移位寄存器100的信号时序图。以下结合图3分四个阶段进行考虑，对移位寄存器100的操作进行描述。其中，所述四个阶段分别是第一上拉阶段t1、第二上拉阶段t2、第一下拉阶段t3和第二下拉阶段t4。第一上拉阶段t1、第二上拉阶段t2和第一下拉阶段t3的持续时间相同。第二下拉阶段t4分为两个时段，每个时段的持续时间都与t1-t3之一的持续时间相同。
在图3中，将输入信号INPUT、第一至第四时钟信号CLK1-CLK4示为具有相同的高电平VGH和低电平VGL。应该理解的是，在本公开的其他实施例中，各个信号的高电平和低电平可以不同。在图3中，还示意性地示出了第一低电平信号VS1和第二低电平信号VS2的电平，同样应该理解的是，VS1和VS2的电平设置也不限于此。
在一个实施例中，将第二低电平信号VS2的电平设置为与输入信号INPUT的低电平是不同的负电平。
在一个实施例中，将第二低电平信号VS2的电平设置为比输入信号INPUT的低电平更接近0伏。
为了便于描述，下文示例性地设置INPUT和CLK1-CLK4的高电平相同(例如，20V)，设置INPUT和CLK1-CLK4的低电平与VS1相同(例如，-10V)，设置VS2(例如为-5V)高于VS1。如上文所述，本申请的技术方案不受电平大小设置的限制。
在第一上拉阶段t1中，时钟信号CLK1和CLK3为高电平，时钟信号CLK2和CLK4为低电平，输入信号INPUT为高电平。从而，输入单元110和第二输出单元130接通，负压变换单元140关断。
高电平的输入信号INPUT传输到第一节点N1，将N1的电平提升到第一电平(例如，20V)。此外，第一低电平信号VS1传输到输出信号端，使输出信号端输出低电平的输出信号(例如-10V)。
在第二上拉阶段t2中，时钟信号CLK2为高电平，时钟信号CLK1、CLK3和CLK4为低电平，输入信号INPUT为低电平。从而，输入单元110、第二输出单元130以及负压变换单元140关断。
由于在第一上拉阶段t1中，第一节点N1的电平已经提升到高电平(第一电平)，因此，第一输出单元120接通，高电平的时钟信号CLK2传输到输出信号端，输出信号OUTPUT为高电平(例如，20V)。此时，第一输出单元120进一步提升第一节点N1处的电平，提升至第二电平(例如，40V)。举例来讲，在如图2所示的移位寄存器结构中，通过电容器C的耦合作用来进一步提升第一节点N1处的电平。
在第一下拉阶段t3中，时钟信号CLK4为高电平，时钟信号CLK1、CLK2和CLK3为低电平，输入信号INPUT为低电平。从而，负压变换单元140接通，输入单元110和第二输出单元130关断。
第二低电平信号VS2传输到第一节点N1，将N1的电平下拉到第三电平(即，第二低电平信号VS2的电平，例如-5V)。同时，输出信号端的输出信号OUTPUT也被拉回到CLK2的低电平(例如-10V)。
在第二下拉阶段t4中，分两个时段。
在第一时段中，时钟信号CLK1为高电平，时钟信号CLK2、CLK3和CLK4为低电平，输入信号INPUT为低电平。从而，输入单元110接通，第二输出单元130和负压变换单元140关断。
高电平的第一时钟信号CLK1使得低电平的INPUT传输到第一节点N1，将N1处的电平下拉到第四电平(例如，-10V)。
在第二时段中，时钟信号CLK2为高电平，时钟信号CLK1、CLK3和CLK4为低电平，输入信号INPUT为低电平。从而，输入单元110、第二输出单元130以及负压变换单元140关断。在该第二时段中，第一节点N1的电平保持在第四电平(例如，-10V)。
在一帧扫描的剩余时段期间，上述第一下拉阶段和第二下拉阶段循环交替出现，使得第一节点N1处的电平在第三电平和第四电平之间周期性切换，直到进入下一帧扫描为止。通过使得N1处的电平在较低的负电平(例如，第四电平)与更接近于0伏的负电平(例如，第三电平)之间交替变换，避免了N1处长期处于较低的负电平下，从而避免了TFT的Vth发生负漂。
图4示出了根据本公开另一实施例的移位寄存器400的电路结构图。相应地，图5根据本公开的实施例示出了图4所示的移位寄存器400的更为详细的电路结构图。
从图4可见，移位寄存器100包括输入单元410、第一输出单元420、第二输出单元430和负压变换单元440，这些单元与图1所示的各个单元相对应。移位寄存器400与图1所示的移位寄存器100的区别在于，第二输出单元430接收的时钟信号与输入单元410接收的时钟信号相同，即均为第一时钟信号CLK1。
图6示出了图4和图5所示的移位寄存器400的信号时序图。类似地，以下结合图6分第一上拉阶段t1、第二上拉阶段t2、第一下拉阶段t3和第二下拉阶段t4共四个阶段进行考虑，对移位寄存器400的操作进行描述。应该指出的是，以上针对图3中进行的解释在此针对类似地情形同样适用。
在第一上拉阶段t1中，时钟信号CLK1为高电平，时钟信号CLK2和CLK4为低电平，输入信号INPUT为高电平。从而，输入单元410和第二输出单元430接通，负压变换单元440关断。
高电平的输入信号INPUT传输到第一节点N1，将N1的电平提升到第一电平(例如，20V)。此外，第一低电平信号VS1传输到输出信号端，使输出信号端输出低电平的输出信号(例如-10V)。
在第二上拉阶段t2中，时钟信号CLK2为高电平，时钟信号CLK1和CLK4为低电平，输入信号INPUT为低电平。从而，输入单元410、第二输出单元430以及负压变换单元440关断。
由于在第一上拉阶段t1中，第一节点N1的电平已经提升到高电平(第一电平)，因此，第一输出单元420接通，高电平的时钟信号CLK2传输到输出信号端，输出信号OUTPUT为高电平(例如，20V)。此时，第一输出单元420进一步提升第一节点N1处的电平，提升至第二电平(例如，40V)。举例来讲，在如图2所示的移位寄存器结构中，通过电容器C的耦合作用来进一步提升第一节点N1处的电平。
在第一下拉阶段t3中，时钟信号CLK4为高电平，时钟信号CLK1和CLK2为低电平，输入信号INPUT为低电平。从而，负压变换单元440接通，输入单元410和第二输出单元430关断。
第二低电平信号VS2传输到第一节点N1，将N1的电平下拉到第三电平(即，第二低电平信号VS2的电平，例如-5V)。同时，输出信号端的输出信号OUTPUT也被拉回到CLK2的低电平(例如-10V)。
在第二下拉阶段t4中，分两个时段。
在第一时段中，时钟信号CLK1为高电平，时钟信号CLK2和CLK4为低电平，输入信号INPUT为低电平。从而，输入单元410和第二输出单元430接通，负压变换单元440关断。
高电平的第一时钟信号CLK1使得低电平的INPUT传输到第一节点N1，将N1处的电平下拉到第四电平(例如，-10V)。
在第二时段中，时钟信号CLK2为高电平，时钟信号CLK1和CLK4为低电平，输入信号INPUT为低电平。从而，输入单元410、第二输出单元430以及负压变换单元440关断。在该第二时段中，第一节点N1的电平保持在第四电平(例如，-10V)。
在一帧扫描的剩余时段期间，上述第一下拉阶段和第二下拉阶段循环交替出现，使得第一节点N1处的电平在第三电平和第四电平之间周期性切换，直到进入下一帧扫描为止。通过使得N1处的电平在较低的负电平(例如，第四电平)与更接近于0伏的负电平(例如，第三电平)之间交替变换，避免了N1处长期处于较低的负电平下，从而避免了TFT的Vth发生负漂。
图7示出了根据本公开实施例的用于驱动移位寄存器的驱动方法700的流程图。所述移位寄存器可以是根据图1和图2所示的实施例的移位寄存器100或根据图4和图5所示的实施例的移位寄存器400。需要指出的是，上文中针对移位寄存器100或移位寄存器400进行的解释在此同样适用。
在本公开的一个实施例中，驱动方法700包括第一上拉阶段710、第二上拉阶段720、第一下拉阶段730和第二下拉阶段740。需要指出的是，第一上拉阶段710第二上拉阶段720并不是驱动方法700中的必需阶段(图7中通过虚线示出)。在本公开的其他实施例中，可以不设置第一上拉阶段710和第二上拉阶段720，或通过其他的替代操作来实现第一上拉阶段710和第二上拉阶段720的作用。
具体地，在第一上拉阶段710中，通过第一、第三时钟信号控制输入单元和第二输出单元接通，通过第四时钟信号控制负压变换单元关断，输入低电平的第二时钟信号，以使得第一节点的电压提升到第一电平，输出信号端输出低电平。
在第二上拉阶段720中，通过第一、第四时钟信号控制输入单元和负压变换单元关断，输入高电平的第二时钟信号，以使得第一节点的电压进一步提升到第二电平，输出信号端输出高电平。
在第一下拉阶段730中，通过第一时钟信号控制输入单元关断，通过第四时钟信号控制负压变换单元接通，输入低电平的第二时钟信号，以使得第一节点的电压降低到第三电平，输出信号端输出低电平。
第二下拉阶段740包括第一时段和第二时段。其中，在第一时段中，通过第一时钟信号控制输入单元接通，通过第四时钟信号控制负压变换单元关断，输入低电平的第二时钟信号，以使得第一节点的电压降低到第四电平，输出信号端输出低电平。在第二时段中，通过第一、第四时钟信号控制输入单元和负压变换单元关断，输入低电平的第二时钟信号，以使得第一节点的电压保持在第四电平，输出信号端输出低电平。
在一个实施例中，所述第一下拉阶段730和第二下拉阶段740交替循环，以使得第一节点的电压在第三电平和第四电平之间周期性变化。
在例如图1和2所示的实施例中，分别通过第二低电平信号VS2和CLK1的低电平来实现第三电平和第四电平。在一个实施例中，第三电平与第四电平是不同的负电平。在一个实施例中，第三电平比第四电平更接近0伏。
根据本公开的另一方面，提出了一种栅极驱动电路。该栅极驱动电路包括级联的多个根据以上各实施例所述的移位寄存器(例如，移位寄存器100或移位寄存器400)。
除此之外，本发明还提供包括上述栅极驱动器的显示装置。具体地，所述显示装置可以为液晶显示装置，例如液晶面板、液晶电视、手机、电子阅读器、液晶显示器等。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种移位寄存器，包括：
输入单元，其输入端接收输入信号，输出端连接第一节点，控制端接收第一时钟信号；
第一输出单元，其输入端接收第二时钟信号，输出端连接到输出信号端，控制端连接到所述第一节点；
第二输出单元，其输入端接收第一低电平信号，输出端连接到所述输出信号端，控制端接收第三时钟信号；
负压变换单元，其输入端接收第二低电平信号，输出端连接到所述第一节点，控制端接收第四时钟信号，
其中，在一帧周期中输出信号端输出高电平后的剩余时段期间，所述输入单元和所述负压变换单元能够在所述第一时钟信号和所述第四时钟信号的控制下使得所述第一节点的电平在所述输入信号的低电平与所述第二低电平信号的低电平之间交替变换，
其中，所述输入信号的低电平不同于所述第二低电平信号的低电平。
2.根据权利要求1所述的移位寄存器，其中，所述第三时钟信号是所述第一时钟信号。
3.根据权利要求1或2所述的移位寄存器，其中，所述输入单元包括第一晶体管，所述输入单元的输入端是第一晶体管的源极和漏极中的一个，输出端是第一晶体管的源极和漏极中的另一个，控制端是第一晶体管的栅极。
4.根据权利要求1或2所述的移位寄存器，其中，所述第一输出单元包括第二晶体管和电容器，所述第一输出单元的输入端是第二晶体管的源极和漏极中的一个，输出端是第二晶体管的源极和漏极中的另一个，控制端是第二晶体管的栅极，所述电容器的第一端连接到第一节点，第二端连接到输出控制端。
5.根据权利要求1或2所述的移位寄存器，其中，所述第二输出单元包括第三晶体管，其中，所述第二输出单元的输入端是第三晶体管的源极和漏极中的一个，输出端是第三晶体管的源极和漏极中的另一个，控制端是第三晶体管的栅极。
6.根据权利要求1或2所述的移位寄存器，其中，所述负压变换单元包括第四晶体管，所述负压变换单元的输入端是第四晶体管的源极和漏极中的一个，输出端是第四晶体管的源极和漏极中的另一个，控制端是第四晶体管的栅极。
7.一种栅极驱动电路，包括级联的多个根据权利要求1-6中的任一项所述的移位寄存器。
8.一种显示装置，包括根据权利要求7所述的栅极驱动电路。
9.一种用于驱动根据权利要求1-6中的任一项所述的移位寄存器的驱动方法，包括：
第一下拉阶段，通过第一时钟信号控制输入单元关断，通过第四时钟信号控制负压变换单元接通，输入具有第三电平的第二低电平信号，以使得第一节点的电压降低到所述第三电平，输出信号端输出低电平；
第二下拉阶段，包括第一时段和第二时段，
在第一时段中，通过第一时钟信号控制输入单元接通，通过第四时钟信号控制负压变换单元关断，输入具有第四电平的输入信号，以使得第一节点的电压降低到所述第四电平，输出信号端输出低电平；
在第二时段中，通过第一、第四时钟信号控制输入单元和负压变换单元关断，以使得第一节点的电压保持在第四电平，输出信号端输出低电平。
10.根据权利要求9所述的方法，其中，在所述第一下拉阶段之前，所述方法还包括：
第一上拉阶段，通过第一、第三时钟信号控制输入单元和第二输出单元接通，通过第四时钟信号控制负压变换单元关断，输入高电平的输入信号，输入低电平的第二时钟信号，以使得第一节点的电压提升到第一电平，输出信号端输出低电平；
第二上拉阶段，通过第一、第四时钟信号控制输入单元和负压变换单元关断，输入高电平的第二时钟信号，以使得第一节点的电压进一步提升到第二电平，输出信号端输出高电平。
11.根据权利要求9或10所述的方法，其中，所述第一下拉阶段和第二下拉阶段交替循环，以使得第一节点的电压在第三电平和第四电平之间周期性变化。
12.根据权利要求9或10所述的方法，其中，第三电平与第四电平是不同的负电平。
13.根据权利要求9或10所述的方法，其中，第三电平大于第四电平。
CN201710194628.3A 2017-03-29 2017-03-29 移位寄存器及其驱动方法、栅极驱动电路以及显示装置 Expired - Fee Related CN106898322B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710194628.3A CN106898322B (zh) 2017-03-29 2017-03-29 移位寄存器及其驱动方法、栅极驱动电路以及显示装置
US15/792,603 US10580377B2 (en) 2017-03-29 2017-10-24 Shift register and driving method thereof, gate driving circuit and display apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710194628.3A CN106898322B (zh) 2017-03-29 2017-03-29 移位寄存器及其驱动方法、栅极驱动电路以及显示装置

Publications (2)

Publication Number Publication Date
CN106898322A CN106898322A (zh) 2017-06-27
CN106898322B true CN106898322B (zh) 2020-01-21

Family

ID=59193340

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710194628.3A Expired - Fee Related CN106898322B (zh) 2017-03-29 2017-03-29 移位寄存器及其驱动方法、栅极驱动电路以及显示装置

Country Status (2)

Country Link
US (1) US10580377B2 (zh)
CN (1) CN106898322B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106782284B (zh) * 2017-03-02 2018-02-27 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动装置以及显示装置
CN106997755B (zh) * 2017-05-10 2019-06-04 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN107424552B (zh) * 2017-06-13 2019-11-05 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN108564908B (zh) 2018-01-31 2021-05-11 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
TWI681400B (zh) * 2019-03-11 2020-01-01 友達光電股份有限公司 移位暫存電路及閘極驅動器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101853705A (zh) * 2010-05-27 2010-10-06 友达光电股份有限公司 移位缓存器电路
CN102930814A (zh) * 2012-10-29 2013-02-13 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动装置与显示装置
CN103137061A (zh) * 2013-02-18 2013-06-05 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示装置
CN103400558A (zh) * 2013-07-31 2013-11-20 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN106057161A (zh) * 2016-08-09 2016-10-26 京东方科技集团股份有限公司 移位寄存器、栅线集成驱动电路、阵列基板及显示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI421881B (zh) * 2009-08-21 2014-01-01 Au Optronics Corp 移位暫存器
CN101783124B (zh) * 2010-02-08 2013-05-08 北京大学深圳研究生院 栅极驱动电路单元、栅极驱动电路及显示装置
TWI397259B (zh) * 2010-05-10 2013-05-21 Au Optronics Corp 移位暫存器電路
US8604858B2 (en) * 2011-02-22 2013-12-10 Lg Display Co., Ltd. Gate driving circuit
WO2014054518A1 (ja) * 2012-10-05 2014-04-10 シャープ株式会社 シフトレジスタ
KR102167138B1 (ko) * 2014-09-05 2020-10-16 엘지디스플레이 주식회사 쉬프트 레지스터 및 그를 이용한 표시 장치
CN104332146B (zh) * 2014-11-12 2016-09-28 合肥鑫晟光电科技有限公司 移位寄存器单元、移位寄存器、栅极驱动电路和显示装置
TWI544474B (zh) * 2014-11-19 2016-08-01 友達光電股份有限公司 移位暫存器
CN105427825B (zh) * 2016-01-05 2018-02-16 京东方科技集团股份有限公司 一种移位寄存器、其驱动方法及栅极驱动电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101853705A (zh) * 2010-05-27 2010-10-06 友达光电股份有限公司 移位缓存器电路
CN102930814A (zh) * 2012-10-29 2013-02-13 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动装置与显示装置
CN103137061A (zh) * 2013-02-18 2013-06-05 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示装置
CN103400558A (zh) * 2013-07-31 2013-11-20 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN106057161A (zh) * 2016-08-09 2016-10-26 京东方科技集团股份有限公司 移位寄存器、栅线集成驱动电路、阵列基板及显示装置

Also Published As

Publication number Publication date
US20180286342A1 (en) 2018-10-04
US10580377B2 (en) 2020-03-03
CN106898322A (zh) 2017-06-27

Similar Documents

Publication Publication Date Title
CN106898322B (zh) 移位寄存器及其驱动方法、栅极驱动电路以及显示装置
US10803823B2 (en) Shift register unit, gate driving circuit, and driving method
US10622081B2 (en) Shift register, gate driving circuit and display device
US10593286B2 (en) Shift register, gate driving circuit, display panel and driving method
EP3214616B1 (en) Goa unit and drive method, goa circuit, and display device
US10217427B2 (en) Gate drive unit circuit, gate drive circuit, display device and driving method
US10210791B2 (en) Shift register unit, driving method, gate driver on array and display device
EP3499495B1 (en) Goa circuit
US20160125955A1 (en) Shift Register, Driving Method Thereof and Gate Driving Circuit
EP3499488B1 (en) Goa circuit
WO2017054399A1 (zh) 一种移位寄存器, 其驱动方法, 栅极驱动电路及显示装置
CN105427825B (zh) 一种移位寄存器、其驱动方法及栅极驱动电路
US10283030B2 (en) Shift register, gate driver, display panel and driving method
CN102945650B (zh) 一种移位寄存器及阵列基板栅极驱动装置
US10403188B2 (en) Shift register unit, gate driving circuit and display device
US20160351156A1 (en) Shift register unit, gate driving circuit, driving method thereof and display panel
US8248355B2 (en) Shift register and liquid crystal display using same
US20160322115A1 (en) Shift Register Unit, Driving Method Thereof, Gate Driving Circuit and Display Apparatus
KR101692178B1 (ko) 시프트 레지스터 유닛, 시프트 레지스터, 게이트 드라이버 회로 및 디스플레이 장치
US8106874B2 (en) Shift register and liquid crystal display using same
EP3217387A1 (en) Shift register unit, gate driving circuit and display device
US20160093264A1 (en) Shift register unit and gate drive apparatus
US8373637B2 (en) Shift register and liquid crystal display using same
EP2498260A1 (en) Shift register and the scanning signal line driving circuit provided there with, and display device
US7760846B2 (en) Shift register and liquid crystal display (LCD)

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20200121