CN106845634A - 一种基于忆阻器件的神经元电路 - Google Patents

Abstract

本发明公开了一种基于忆阻器件的神经元电路，本发明中，突触阵列的忆阻器选用部分易失性双极性电阻转变器件，表达神经元膜电位的忆阻器选用易失性电阻转变器件，构建神经元电路，并具有突触基本单元。该神经元电路能够实现生物神经元中的整合放电功能，表达出局部分级电位，突触具有部分易失性，可以表达活动时序相关的可塑性，与生物学上神经元与突触在信息存储、传递与处理方面有极大相似性。本发明可以为硬件模拟大脑神经网络结构提供基本单元，克服现有技术存在的神经元放电时间延迟，难以实现高密度集成等技术问题，能用于构造类大脑的信息处理***，可并行快速处理大量信息在实现大脑的神经学计算网络中有极大应用价值。

Description

一种基于忆阻器件的神经元电路

技术领域

本发明属于半导体信息领域，具体涉及一种基于忆阻器件的神经元电路。该电路为一种用于人工神经网络的神经元与突触基本单元，其与生物学上神经元与突触在信息存储、传递与处理方面有极大相似性，可用以构建类大脑的神经计算网络。

背景技术

人的大脑在认知功能、语言理解、抽象推理等方面胜于当代大多数计算机，同时具有体积小、功耗低、效率高、可容错并行运算等特点。传统的计算机是基于冯·诺伊曼结构的，信息处理与存储分开执行，并行运算能力不强。与计算机不同，在大脑内，信息的处理与存储是同时同地进行的。人类大脑由约10¹¹个神经元通过约10¹⁵个突触相互连接，形成一个庞大的神经网络，可并行快速处理大量信息。

神经元在大脑信息处理过程中起到了关键作用，神经元的主要功能是处理并传递信息，而完成这一功能主要依赖神经元细胞的细胞膜。在大脑中，神经元接受来自树突的兴奋性或抑制性突触电位，产生具有一定时效性的局部分级电位，并进行整合。脂质双分子层细胞膜的电位则会相应发生变化，当达到一定值，神经元则会产生动作电位，发出信号，并将信号通过轴突经由突触传递到下一个神经元。整合放电是神经元最基本的功能之一。神经突触(两个神经元的连接部位)也起着关键作用，其可塑性，即突触的形态和功能受外界刺激的影响而发生改变的特性，是大脑学习与记忆、信息处理与存储的生理学基础。因此，从硬件上构建人工神经网络的关键是研制具有类神经功能的人工神经元，并具有突触的功能。

采用传统的CMOS电路实现的神经元，需要用到复杂的晶体管与电容，并难以和高密度突触阵列集成，并且，目前传统硅基晶体管神经元主要用于数字逻辑电路，其脉冲神经功能并未实现。而模拟一个突触功能的专用电路就需要几十个三极管，而人脑的神经网络中约有10¹⁵个突触。因此，基于传统的CMOS电路在硬件上建立与人脑相当的庞大神经网络是不现实的。

近些年来关于忆阻器的研究表明，具有简单三明治结构的忆阻器，在电脉冲的作用下可以实现导电的连续增强与减小，用于模拟神经元及突触基本功能，因而受到了广泛地关注。首先，忆阻器逐渐变化的导电性与生物学突触的可塑性有着极大相似性。忆阻器件导电性增强可以模拟生物学突触连接强度的增强；忆阻器件导电性减小可以模拟突触连接强度的抑制。而神经元在处理和传递电信号时，细胞膜电位也是连续累积的，即整合过程。因而忆阻器可以作为关键元件模拟膜电位的变化，结合其他元件，实现神经元的整合放电功能。

目前用于模拟神经突触的忆阻器的电阻态均是完全非易失性的，即其导电性在外加电场撤去以后保持在一定的数值，不随时间变化。然而，生物学中突触的连接强度在电信号作用后，会先增强，然后随着时间逐渐衰减到一定程度。突触可塑性的这种随时间动态变化的过程，能够实现对脉冲活动的时间编码，对实现大脑学习、记忆、遗忘等功能具有重要的意义。

而基于忆阻器构建的神经元电路报道甚少，是急需要克服的问题。

忆阻器结构简单，通过交叉线设计，可高密度集成。因而，通过忆阻器构建神经元电路，并具有突触功能，意义重大。同时，表达突触可塑性的器件采用部分易失性忆阻器，更加接近生物学突触特性，这种神经元将在人工智能电路中有重大应用前景。

发明内容

本发明提出一种基于忆阻器件构建的神经元电路，用以实现神经元突触的可塑性和神经元膜电位整合放电特性的模拟，克服现有技术存在的神经元放电时间延迟，难以实现高密度集成等技术问题。

神经元电路包括突触阵列、树突、神经元胞体和轴突。突触用来接收并调整上一级神经元电路发生的动作电位，经树突传递到神经元胞体，在整合放电后又经轴突传递到下一级神经元电路。树突，由连接导线实现；轴突，由连接导线实现；突触部分，由具有部分易失性的忆阻器实现；神经元胞体，由完全易失性或部分易失性的表达神经元膜电位的忆阻器和其他相应电子器件器件实现。

基于以上构思，本发明具体技术方案如下：

一种基于忆阻器件的神经元电路，包括突触阵列、开关管、加法器、表达神经元膜电位的忆阻器、比较器、Spike信号发生器；其中：

所述突触阵列用于接受上一级神经元电路传来的动作电位，其包括若干个并列的部分易失性忆阻器，各忆阻器一端与上一级神经元电路的各个轴突(本发明中，轴突均由导线实现)相连，另一端汇接为一路，经开关与加法器输入端相连；

所述加法器用于整合突触阵列各输入端的动作电位，用于调节表达神经元膜电位的忆阻器的电阻，从而实现对神经元膜电位的模拟；

所述表达神经元膜电位的忆阻器为完全易失性忆阻器，用于模拟神经元细胞膜的局部分级电位；其一端接所述加法器的输出端，另一端分为两路，一路接分压电阻接地；另一路接比较器，将获取的整合后动作电位分压后送至比较器输入端；

所述比较器另一输入端接参比电压V_R，用于比较分压电阻对地电压与参比电压V_R大小；当分压电阻对地电压大于V_R时，输出导通电平，否则输出截止电平；

所述Spike信号发生器输入端与比较器输出端相连，Spike信号发生器输出三路信号，一路与与所述开关管的控制极相连，用于控制开关管的动作；第二路信号连突触阵列的汇接端，用于调节突触阵列的传输效能；第三路信号连下一级神经元电路，作为下一级神经元电路输入信号。平时比较器输出截止电平时，Spike信号发生器停止工作，使开关管导通；当比较器输出导通电平时，Spike信号发生器输出一个关断信号，使开关管断开；

工作时，经由突触阵列输入的上一级神经元信号通过加法器相加，进行电信号实时整合，当整合后电信号幅值上升到阈值(这个值取决于所用表达神经元膜电位的忆阻器的电阻转变性能，本领域人员知道电阻转变器件会有相应的阈值)时，使表达神经元膜电位的忆阻器的阻值减小，使得分压电阻对地电压增大；当分压电阻对地电压超过参比电压V_R时，比较器输出导通电平，Spike信号发生器根据预先存储的模拟生物的电信号放电，实现动作电位的发出，完成神经元的整合放电功能；所述参比电压V_R是根据表达神经元膜电位的忆阻器的阻值和分压电阻的阻值大小以及神经元动作电位的幅值相互权衡而定设置的一个恒压。

进一步的，所述突触阵列中的各个突触，采用部分易失性忆阻器实现。

进一步的，所述加法器采用的运算放大器。

进一步的，所述表达神经元膜电位的忆阻器选用部分易失性器件或完全非易失性器件，Spike信号发生器输出端与表达神经元膜电位的忆阻器和加法器的输出端相连，用于在神经元电路放电时，重置表达神经元膜电位的忆阻器电阻，使其恢复到高阻态，实现细胞膜初始电位的表达。

进一步的，所述放电单元对突触阵列传输效能的调节，是按照神经元活动时序相关的可塑性STDP原则对各个突触电阻分别进行：

当放电单元发出电信号后，发现上一级神经元在一小段时间后也发了一个动作电位，与之相连的突触电阻变大，传输效能变小；当放电单元发出电信号后，发现上一级神经元在一小段时间前也发了一个动作电位，与之相连的突触电阻变小，传输效能变大。

进一步的，所述参比电压V_R大小选取准则是确保当只有少数输入信号输入时，整合后电信号幅值小于参比电压V_R，而当较多输入信号或者突触效能较高时，整合后电信号幅值大于参比电压V_R

本发明中，突触阵列的忆阻器选用部分易失性双极性电阻转变器件，表达神经元膜电位的忆阻器的忆阻器选用易失性电阻转变器件，MOS晶体管T选用p型晶体管或其他压控开关，反相求和运算器，反相器，电阻，比较器，Spike信号发生器等均为成熟商业器件或设备。通过对所选器件和构建的神经元电路进行仿真完成，并具有突触基本单元。该神经元电路能够实现生物神经元中的整合放电功能，表达出局部分级电位，突触具有部分易失性，可以表达活动时序相关的可塑性。

本发明能够实现生物神经元中的整合放电功能，表达出局部分级电位，对其他神经元传递来的电信号进行时空整合，同时，产生的动作电位与其他神经元传递的电信号可以通过活动时序相关的可塑性(Spike-timing-dependent plasticity，STDP)规则来调节突触的可塑性，实现对脉冲活动的时间编码。该突触具有部分易失性，更加接近生物真实性。这种神经元可以为硬件模拟大脑神经网络结构提供基本单元，克服现有技术存在的神经元放电时间延迟，难以实现高密度集成等技术问题。这种神经元电路用以构造类大脑的信息处理***，可并行快速处理大量信息，克服传统基于冯·诺伊曼结构的计算机在图像识别，自适应控制、学习、推理、决策等智能方面的不足。

附图说明

图1是本发明提出的神经元电路；

图2是本发明忆阻器阵列的电性能；

图3是本发明忆阻器2的电性能；

图4是神经元电路的一种实施方案；

图5是神经元电路仿真的三种情况以及活动时序相关的可塑性的调节；

图6是本发明提出的基于部分易失性双极性电阻转变器件的神经元电路。

具体实施方式

下面结合附图通过实例对本发明的实质性特点作进一步说明。在此需要说明的是，对于这些实施方式的说明用于帮助理解本发明，但并不构成对本发明的限定。

实施例：

本方案中，突触阵列为忆阻器阵列，加法器通过运算放大器结合电阻构成反相求和器，并随后连接一个反相器将恢复电压极性，整合输入的信号。所述表达神经元膜电位的忆阻器为忆阻器2，连接在反相器输出端。本发明中神经元树突、轴突用导线表达。忆阻器2另一端分两路，一路接分压电阻R_c，另一路接比较器，比较器输出端接Spike信号发生器。相应器件的选用要和忆阻器阵列和忆阻器2的电阻相匹配，在相似的数量级，具体见图4。

突触阵列为忆阻器阵列，采用Ni/Nb-SrTiO₃/Ti(镍/铌掺杂的钛酸锶/钛)器件，性能如图2。这里包含该器件脉冲刺激时电阻变化特性与电阻保持性的仿真结果。当施加正向扫描电压时，器件转变到低阻态；当施加负向扫描电压时，器件转变到高阻态；当施加连续的正向脉冲信号时，器件的电阻逐渐减小；当会施加连续的负向脉冲信号时，器件的电阻逐渐增加；同时，器件的阻态会随着时间慢慢变化，由低阻自发部分恢复到一个较高阻态。在磁控溅射设备中，以Nb-SrTiO₃单晶为基体，采用磁控溅射在其底部镀上Ti电极，顶部镀上Ni电极，制备出具有类突触功能的半易失性Ni/Nb-SrTiO₃/Ti忆阻器件。

所述表达神经元膜电位的忆阻器为忆阻器2，其采用Pt/WO₃/Pt(铂/氧化钨/铂)完全易失性双极性电阻转变器件，性能如图3。当施加正向扫描电压到2V时，器件电阻可降到1MΩ，进一步增加正向扫描电压时，器件电阻会降低到更小阻值；当施加负向扫描电压到-1.5V时，器件电阻转变到100MΩ，器件低阻态保持不住，会自发恢复到高阻态。该忆阻器的制作为：在磁控溅射设备中，以覆有一定厚度的氧化层的单晶硅片作为基体，以Ti为黏附层，Pt为底电极和顶电极，WO₃为功能层，制备具有完全易失性的Pt/WO₃/Pt忆阻器件。

通过对神经元电路进行仿真，实现了神经元对电信号的整合与放电功能。图4给出神经元电路的一种实施方案，由忆阻器阵列构成的突触阵列，加法器，忆阻器2以及放电单元等构成。忆阻器阵列由MEMRISTOR-1表示，忆阻器2由MEMRISTOR-2表示。其他均为常用电子器件。

图4中的神经元电路是这样工作的：忆阻器阵列作为神经突触，Spike信号(这些信号来自于上一级神经元产生的动作电位)经由3个突触，通过树突进入反相求和运算器后经反相器，进行实时整合，并改变忆阻器2的电阻。这里，反相求和运算放大器将信号的放大倍数取决于电阻R₂和突触阵列的阻值比，MOS晶体管IRF450因一直施加-5V信号，源极与漏极之间为导通状态。当忆阻器2电阻减小到一定程度，整合信号在电阻R₆的分压较高时，促使后面Spike信号发生器发出和上一级神经元电路一样的动作电位，分三路信号，一路作为整合放电发出的动作电位传递到下一级神经元电路，一路控制晶体管开关IRF450，使其源极与漏极断开，另一路反馈到树突处的突触，并与输入信号相互作用，调节突触的传输效能W_in(突触的输入信号与该神经元产生的动作电位分别作用在忆阻器阵列两端，根据忆阻器1阵列中各忆阻器电阻转变机理，改变器件的阻值，这两个信号的施加时间差会影响器件的阻值变化，很好的反映活动时序相关的可塑性，即STDP)。忆阻器2为完全易失性二阶忆阻器，即该器件在电脉冲作用后转变低阻态，该低阻态保持不住，会随着时间而自发恢复到原来高阻态，如同神经元中局部分级电位。这里实现比较器作用的器件包含于Spike信号发生器，如图4虚线框部分。当电阻R₆的分压较高时，Spike信号发生器可发射动作电位，否则不行。

在图5中给出三种神经元电路对上一级神经元电路动作电位经突触阵列由加法器实时相加进行整合的实例，其中图中PLUS表示正端，MINUS表示负端:设定当接受信号的突触较多，如3个，则神经元细胞膜电压会超过阈值，发生放电(图5a，其中电路表示有3个突触信号输入的仿真电路，下方三个放电图中，第一个表示整合后电信号大小，第二个表示忆阻器2阻值变化情况，第三个表示分压电阻(R_C)对地电压变化情况)；当接受信号的突触较少，如2个，则神经元细胞膜电压不会超过阈值，并不发生放电(图5b，其中电路表示有2个突触信号输入的仿真电路，下方三个放电图中，第一个表示整合后电信号大小，第二个表示忆阻器2阻值变化情况，第三个表示分压电阻(R_C)对地电压变化情况)；当接受信号的突触较少，如2个，但突触连接强度或传输效能较高，则神经元细胞膜电压会超过阈值，并发生放电(图5c，其中电路表示有2个突触信号输入的仿真电路，下方三个放电图中，第一个表示整合后电信号大小，第二个表示忆阻器2阻值变化情况，第三个表示分压电阻(R_C)对地电压变化情况)。图5d则给出的神经元发生动作电位后对突触的连接强度的影响，即活动时序相关的可塑性。图5d左图三个电脉冲分别为表示上一级神经元电路动作电位，该神经元电路放电的动作电位，两者因有时间差异而叠加后的实际施加在突触阵列中忆阻器两端的电压，图5d右图为上一级神经元电路动作电位和该神经元电路放电的动作电位在不同的时间差时对突触阵列中忆阻器的传输效能的影响。

图6是本发明提出的基于部分易失性双极性电阻转变器件的神经元电路。和图1不同，该电路的忆阻器2采用部分易失性双极性电阻转变器件或完全非易失性双极性电阻转变器件时，由于器件电阻不能自发恢复到高阻态，所以在整合信号V_out和忆阻器2之间增加重置信号，当神经元电路放电时用于将器件电阻重置到高阻态，完成神经元的功能的神经元电路。

本实施例结合实际忆阻器件电阻转变性能，通过对设计的神经元电路进行仿真，证明了该神经元电路设计的各个基本特征包括突触的个数、神经元传输效能对神经元整合放电的影响等均得以成功实现。说明该神经元电路设计是合理的，是可以通过实际物理器件实现的。

以上所述为本发明的较佳实施例而已，但本发明不应该局限于该实施例和附图所公开的内容。所以凡是不脱离本发明所公开的精神下完成的等效或修改，都落入本发明保护的范围。

Claims (7)

1.一种基于忆阻器件的神经元电路，其特征在于，包括突触阵列、开关管(T)、加法器(OP1)、表达神经元膜电位的忆阻器、比较器(OP2)、Spike信号发生器；其中：

所述突触阵列用于接受上一级神经元电路传来的动作电位，其包括若干个并列的部分易失性忆阻器，各忆阻器一端与上一级神经元电路的各个轴突相连，另一端汇接为一路，经开关(T)与加法器(OP1)输入端相连；

所述加法器(OP1)用于整合突触阵列各输入端的动作电位，用于调节表达神经元膜电位的忆阻器的电阻，从而实现对神经元膜电位的模拟；

所述表达神经元膜电位的忆阻器为完全易失性忆阻器，用于模拟神经元细胞膜的局部分级电位；其一端接所述加法器(OP1)的输出端，另一端分为两路，一路接分压电阻(R_C)接地；另一路接比较器(OP2)，将获取的整合后动作电位分压后送至比较器(OP2)输入端；

所述比较器(OP2)另一输入端接参比电压V_R，用于比较分压电阻(R_C)对地电压与参比电压V_R大小；当分压电阻(R_C)对地电压大于V_R时，输出导通电平，否则输出截止电平；

所述Spike信号发生器输入端与比较器(OP2)输出端相连，Spike信号发生器输出三路信号，一路与所述开关管(T)的控制极相连，用于控制开关管(T)的动作；第二路信号连突触阵列的汇接端，用于调节突触阵列的传输效能；第三路信号连下一级神经元电路，作为下一级神经元电路输入信号。平时比较器(OP2)输出截止电平时，Spike信号发生器停止工作，使开关管(T)导通；当比较器(OP2)输出导通电平时，Spike信号发生器输出一个关断信号，使开关管(T)断开。

2.根据权利要求1所述的的神经元电路，其特征在于，工作时，经由突触阵列输入的上一级神经元信号通过加法器(OP1)相加，进行电信号实时整合，当整合后电信号幅值上升到阈值时，使表达神经元膜电位的忆阻器的阻值减小，使得分压电阻(R_C)对地电压增大；当分压电阻(R_C)对地电压超过参比电压V_R时，比较器(OP2)输出导通电平，通知Spike信号发生器根据预先存储的模拟生物的电信号放电，实现动作电位的发出，完成神经元的整合放电功能；所述参比电压V_R是根据表达神经元膜电位的忆阻器的阻值和分压电阻(R_C)的阻值大小以及神经元动作电位的幅值相互权衡而定设置的一个恒压。

3.根据权利要求1或2所述的神经元电路，其特征在于，所述突触阵列中的各个突触，采用部分易失性忆阻器实现。

4.根据权利要求1或2所述的神经元电路，其特征在于，所述加法器(OP1)采用的运算放大器。

5.根据权利要求1或2所述的神经元电路，其特征在于，所述表达神经元膜电位的忆阻器选用部分易失性器件或完全非易失性器件，Spike信号发生器中的一路输出端与表达神经元膜电位的忆阻器和加法器(OP1)的输出端相连，用于在神经元电路放电时，重置表达神经元膜电位的忆阻器电阻，使其恢复到高阻态，实现细胞膜初始电位的表达。

6.根据权利要求1或2所述的神经元电路，其特征在于，所述Spike信号发生器对突触阵列传输效能的调节，是按照神经元活动时序相关的可塑性STDP原则对各个突触电阻分别进行：当Spike信号发生器发出电信号后，发现上一级神经元在一小段时间后也发了一个动作电位，与之相连的突触电阻变大，传输效能变小；当放电单元发出电信号后，发现上一级神经元在一小段时间前也发了一个动作电位，与之相连的突触电阻变小，传输效能变大。

7.根据权利要求1或2所述的神经元电路，其特征在于，所述参比电压V_R大小选取准则是确保当只有少数输入信号输入时，整合后电信号幅值小于参比电压V_R，而当较多输入信号或者突触效能较高时，整合后电信号幅值大于参比电压V_R。