CN106788510B - 一种接收器 - Google Patents

Abstract

本申请提供了一种接收器，包括：对齐控制单元、m路传输路径、多路寄存选择控制单元、符号脉冲产生器以及存储单元。对齐控制单元用于产生包括相位值以及偏移值的对齐控制信号。多路寄存选择控制单元用于依据相位值，产生m路传输路径的选择信号。m路传输路径中的任意一条传输路径在接收到的选择信号为第一数值的情况下，输出接收到的序列，在接收到的选择信号为第二数值的情况下，将接收到的序列延迟一个采样点后输出。符号脉冲产生器用于将预先设置的脉冲发射时间延迟偏移值个采样点后，发出脉冲信号。存储单元用于在接收到所述脉冲信号后，存储m路传输路径输出序列的拼接序列。接收器实现了序列的并行处理，因此能够降低处理时延。

Description

一种接收器

技术领域

本申请涉及通信领域，尤其涉及一种接收器。

背景技术

以正交频分复用(Orthogonal Frequency Division Multiplexing，OFDM)为原理的信道编解码和调制解调方法已经广泛应用在各种有线和无线通信领域上来，OFDM技术拥有频谱利用率高，抵抗码间串扰强等优势，并且采用现代数字信号处理技术便于实现，也拥有低成本和低功耗的优势。

OFDM技术把整个***可利用的频谱划分成很多子载波，每个子载波根据传输信道的好坏，可以承载不同的序列量。因此OFDM***在启动以后，需要在局端和终端建立一套握手和初始化的机制，来进行协议协商、信道发现训练和参数交换，完成这些阶段以后，才能进入序列业务互通阶段。局端和终端在整个初始化机制中，需要确保序列传输以离散多载波(Discrete Multi-Tone，DMT)边界对齐的形式发送和接收，如果有偏差，会导致OFDM信号在接收侧信号的信噪比降低甚至无法恢复。

而现有的对齐方法，通常将接收到的至少两个符号周期的序列全部存储后，再进行对齐处理，然后再发给后续设备，因此具有较大的时延。

发明内容

本申请提供了一种接收器，目的在于解决现有的序列对齐方法时延大的问题。

为了实现上述目的，本申请提供了以下技术方案：

一种接收器，包括：对齐控制单元、m路传输路径、多路寄存选择控制单元、符号脉冲产生器以及存储单元。所述对齐控制单元用于产生对齐控制信号，所述控制信号包括向所述多路寄存选择控制单元发送的相位值，以及向所述符号脉冲产生器发送的偏移值，其中，S/m的整数部分加1为所述偏移值，S/m的余数部分为所述相位值，所述S为接收到的串行序列与预设的参考序列相比的时延偏移，所述接收到的串行序列被分为m路序列。所述多路寄存选择控制单元用于依据所述相位值，产生所述m路传输路径的选择信号，所述m路传输路径的选择信号的二进制拼接值为2^(m-P)-1，其中，P为所述相位值。所述m路传输路径中的任意一条传输路径用于传输所述m路序列中的一路序列，所述m路传输路径中的任意一条传输路径与其它传输路径传输的序列不同。所述任意一条传输路径在接收到的选择信号为第一数值的情况下，输出接收到的序列，在接收到的选择信号为第二数值的情况下，将所述接收到的序列延迟一个采样点后输出。所述符号脉冲产生器用于将预先设置的脉冲发射时间延迟t个采样点后，发出脉冲信号，t为所述偏移值。所述存储单元用于在接收到所述脉冲信号后，存储所述m路传输路径输出序列的拼接序列。可见，接收器使用m路传输路径对序列进行时序调整，因此，实现了序列的并行处理，从而实现一个符号周期内的对齐处理，而无需等待至少两个符号周期再进行对齐，因此能够降低处理时延。并且，因为减少了符号的存储量，因此，无需使用大容量的存储器。进一步的，因为多路传输路径的“微调”，还能够有效降低局端或终端处理端的时钟主频，实现在不降低数据吞吐量的基础上降低***功耗。

在一个实现方式中，所述存储单元包括：第一存储器、第二存储器和偏置开关。所述偏置开关用于，在接收到所述脉冲信号后，从所述第一存储器和第二存储器中选择目标存储器，并将所述m路传输路径输出序列的拼接序列存储到所述目标存储器中。由于偏置开关的作用，序列被轮流存储在第一存储器和第二存储器中，因此，在一个存储器存储序列的过程中，另一个存储器中已存储的序列可以先发给后续设备，从而加快处理速度。

在一个实现方式中，还包括：拼接单元，用于将所述m路传输路径输出序列进行拼接，并将拼接后的序列发给所述存储单元，拼接后的序列的长度不大于所述目标存储器的位宽。

在一个实现方式中，还包括：序列拆分单元，用于接收所述串行序列，并将所述串行序列平均分为m路序列。

在一个实现方式中，所述对齐控制单元还用于：将所述存储器输出的序列作为所述接收到的串行序列，或者，从所述序列拆分单元得到所述接收到的串行序列。

在一个实现方式中，所述对齐控制单元用于产生对齐控制信号包括：所述对齐控制单元具体用于，通过比较序列拆分单元接收到的序列与参考序列，得到两者之间的时延偏移S，通过计算S/m，得到的结果的整数部分加1为偏移值，余数部分为相位值。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为OFDM通信***的示例图；

图2为本申请实施例公开的一种接收器的结构示意图；

图3为本申请实施例公开的接收器中的序列拆分单元的功能示意图；

图4为本申请实施例公开的接收器中的对齐控制单元的工作流程图；

图5为本申请实施例公开的接收器中的对齐控制单元获取偏移值和相位值的示意图；

图6为本申请实施例公开的接收器中的传输路径的功能示意图；

图7为本申请实施例公开的又一种接收器的结构示意图；

图8为本申请实施例公开的接收器的功能效果图。

具体实施方式

图1为OFDM通信***的一个示例，图1中，局端与终端之间的通信介质包括铜质双绞线，多端口布局采用矢量Vector技术用来抵消不同线间的各种串扰，该技术要求多端口在同一捆双绞线收发时，要确保各个端口的离散多载波(Discrete Multi-Tone，DMT)符号也是对齐的。图1中，一个正弦波表示一个符号的时域序列，由于线长延迟不同，以及各个局端和终端内部处理的不同延迟，会使得局端或者终端在信道时域序列采样时，多端口之间会有延迟。

本申请提出了一种接收器，可以使用在图1所示的终端或者局端中。目的在于，使得不同端口接收到的序列均与预先设置的参考序列对齐，以实现不同端口接收到的序列之间的对齐。

下面将结合附图，对本申请提出的接收器进行详细的说明。

图2所示为本申请实施例提出的一种接收器，其中包括：序列拆分单元、对齐控制单元、m路传输路径、多路寄存选择控制单元、序列拼接单元、符号脉冲产生器、偏置开关以及第一存储器、第二存储器。

图2所示的接收器的工作过程包括：

序列拆分单元在接收到序列(例如图1所示的正弦波)后，将串行序列平均分为m路序列，并将m路序列发送到m路传输路径上。其中，一路序列对应一条传输路径。也就是说，m路传输路径中的任意一条传输路径传输的序列，与其它传输路径传输的序列不同。

举例说明，如图3所示，序列拆分单元串行接收到的序列为[4094,4095,0,1,2,3,4,5,…..4091,4092,4093](序列中的每一个数值均表示一个采样点，在实际业务中，一个采样点采样N bit数据)，将其按照排列顺序，每四个数值为一组进行分组，得到的序列分组分别为[4094,4095,0,1]、[2,3,4,5]、[6,7,8,9]、……[4090,4091,4092,4093]，每一个分组中的第一个数值为第一路序列，被发送到第一路传输路径，第二个数值为第二路序列，被发送到第二路传输路径，依次类推，第四个数值为第四路序列，被发送到第四路传输路径。

需要说明的是，除了将串行序列平均分为m路序列之外，m路序列的长度也可以不同。例如，前m-1路序列的长度相同，而第m路序列的长度小于前m-1路序列的长度(可能因为接收到的序列不足以使得第m路序列与前m-1路序列一样长)。

对齐控制单元用于产生对齐控制信号，具体的，执行如图4所示的流程，包括以下步骤：

S401：通过比较序列拆分单元接收到的序列与参考序列，得到两者之间的时延偏移S。

举例说明，假设参考序列[0,1,2,3,4,5,…..,4090,4091,4092,4093,4094,4095]，接收到的序列如图3所示为[4094,4095,0,1,2,3,4,5,…..4091,4092,4093]，则时延偏移S为2。

需要说明的是，参考序列可以预先存储在对齐控制单元中，序列拆分单元接收到的序列可以由序列拆分单元发给对齐控制单元，也可以由对齐控制单元直接接收得到，两种方式如图2的虚线所示。

S402：计算S/m，得到的结果的整数部分加1为偏移值，余数部分为相位值。

举例说明，S为2，传输路径的数量m为4的情况下，偏移值为1，相位值为2。

需要说明的是，除了S402所示的方式(软件计算)之外，如图5所示，还可以通过硬件电路，将序列拆分单元接收到的序列与参考序列进行卷积计算，得到偏移值和相位值，具体的卷积算法可以参见现有技术，这里不再赘述。

S403：将相位值发给多路寄存选择控制单元，将偏移值发给符号脉冲产生器。

多路寄存选择控制单元依据接收到的相位值，产生对于m路传输路径的选择信号，并将选择信号一一施加到对应的传输路径上。具体的，m个选择信号与相位值的关系为：

{sel_1,sel_2,sel_3,…,sel_m-1,sel_m}_bin＝2^(m-P)-1

其中，sel_1,sel_2,sel_3,…,sel_m-1,sel_m分别为第1路至第m路传输路径的选择信号，每个选择信号均为1bit，这些1bit的选择信号，按照二进制拼接(bin表示二进制拼接)起来的值为2^(m-P)-1，P为多路寄存选择控制单元接收到的相位值。

接上例，相位值为2的情况下，四路传输路径的选择信号拼接成的二进制数值为2^(m-P)-1＝3，则四路传输路径的选择信号为sel_1＝0，sel_2＝0，sel_3＝1，sel_4＝1。

在实际应用中，多路寄存选择控制单元可以依据相位值，从预先存储的表格中查询出传输路径的选择信号。例如，表1为四路传输路径的情况下，相位值与选择信号的可选择的对应关系。表2为七路传输路径的情况下，相位值与选择信号的可选择的对应关系。

表1

表2

m路传输路径中的任意一路传输路径中包括延迟器和选择器。延迟器用于将本传输路径上的序列延迟一个采样点。选择器的两个输入端中，一个用于输入延迟一个采样点后的序列，另一个用于输入未经延迟的序列。选择器按照选择信号确定输出两个输入序列中的哪一个序列。

接上例，如图6所示，图3中所示的四路序列输入四路传输路径后，每一路传输路径上的延迟器均对该路径上的序列延迟一个采样点。因为sel_1＝0，sel_2＝0，所以，第一路传输路径和第二路传输路径的选择器均输出本路径上未经延迟的序列。又因为sel_3＝1，sel_4＝1，所以，第三路传输路径和第四路传输路径的选择器均输出本路径上经延迟器延迟后的序列。这样就相当于第3路和第4路传输路径，相对于第1路和第2路传输路径中输入的序列有一个采样点的延迟，如图6左侧和右侧所示，左侧是输入的序列，右侧是输出的序列，以第2组输出[2,3,0,1]为例,比第2组输入[2,3,4,5]，延迟了两个采样点。因此，在序列拼接单元，可以按照[0,1,2,3]这样的顺序写入序列存储器，就实现了4个采样点偏移以内的“微调”。

m路序列从传输路径输入序列拼接单元后，序列拼接单元将m路序列进行拼接，具体的，拼接的长度按照预先设置的长度为准，预先设置的长度依据后续存储器的位宽设置，规则在于，预先设置的长度不大于存储器的位宽。

接上例，假设第一存储器和第二存储器的位宽为8采样点*16＝128bit，则序列拼接单元将四路传输路径输出的序列进行拼接：第1组的四路数据[4092,4093,4094,4095]+第2组的四路数[0,1,2,3]拼接为串行数据4092,4093,4094,4095,0,1,2,3。第3组的四路数据[4,5,6,7]+第4组的四路数据[8,9,10,11]拼接为串行数据4,5,6,7,8,9,10,11。以此类推，得到数据串[4092,4093,4094,4095,0,1,2,3,4,5,…..,4090,4091]。可以看出，拼接后的数据与参考序列相比，提前了一个采样点。

可选的，因为拼接后的序列要存入存储器中，因此，图2所示的接收器中还包括存储器写时序产生控制单元，用于产生对于存储器的控制信号。序列拼接单元和存储器写时序产生控制单元的工作原理可以参见现有技术，这里不再赘述。

符号脉冲产生单元用于发射周期性的脉冲信号，接收到偏移值后，将预先设置的脉冲发射时间延迟t个采样点后，发出脉冲信号，t为偏移值。

接上例，符号脉冲产生单元依据OFDM的符号速率协议规定，每250微秒发送一个脉冲信号，对齐控制单元输出的偏移值为1，则符号脉冲产生单元将符号脉冲发送的时间延迟一个采样点。

偏置开关接收到脉冲信号后，将接收到的序列存储在目标存储器中。所述目标存储器为在第一存储器和第二存储器中的一个。偏置开关接收到脉冲信号后，在第一存储器和第二存储器中选择目标存储器。

接上例，因为符号脉冲发送的时间延迟一个采样点，所以，偏置开关接收到脉冲信号后，将0,1,2,3存储到第一存储器中，偏置开关再次接收到脉冲信号后，将4,5,6,7,8,9,10,11存储到第二存储器中。

以此类推，第一存储器和存储器中存储的序列拼接起来为0,1,2,3,4,5,6,7,8,9,10,11…….。可见，接收到的序列与参考序列实现了对齐。

由于偏置开关的作用，序列被轮流存储在第一存储器和第二存储器中。本实施例中设置第一存储器和第二存储器轮流存储的目的在于，在一个存储器存储序列的过程中，另一个存储器中已存储的序列可以先发给后续设备，从而加快处理速度。

当然，接收器中也可以设置一个存储器，如图7所示，接收器中包括一个存储器，因此，无需偏置开关。图7中，拼接后的序列直接进入存储器中，存储器依据接收到的脉冲，接收到脉冲信号后，将接收到的序列存储在目标存储器中。

除了存储器的不用之外，图7所示的接收器与图2所示的接收器的区别还在于：

在第一个符号周期，对齐控制单元输出的相位值和偏移值均为0，即接收器不对接收到的序列进行对齐处理，对齐控制单元从存储器中获取序列拆分单元接收到的序列，并与参考序列进行比较，得到偏移值和相位值，从第二个符号周期开始，对接收到的序列进行对齐处理。对齐控制单元从存储器获取序列的优点在于，在后续符号周期中，对齐控制单元可以根据从存储器获取的序列，验证对齐控制的效果，并不断修正接收器接收到的序列与参考序列至今的偏移。

图2及图7所示的接收器对于序列的对齐效果如图8所示，其中，假设接收器接收到的原始序列为[4094,4095,0,1,2,3,4,5,…..4091,4092,4093]，这里以两个符号序列DMTsymbol 0和DMT symbol 1为例，每个符号序列与参考序列相比，均有两个采样点的偏差。如前所述，对齐控制单元计算出的相位值为2，偏移值为1，则经过接收器的对齐处理后，序列变为[0,1,2,3,4,5,…..,4090,4091,4092,4093,4094,4095]。具体的，接收器先进行相位值调整，如图8所示，调整后，DMT symbol 0和DMT symbol 1均变为[4092,4093,4094,4095,0,1,2,3,4,5,…..4091]，再进行偏移值调整，图7中以第一个符号序列为例，调整后，序列变为[0,1,2,3,4,5,…..,4090,4091,4092,4093,4094,4095]。需要说明的是，如图8所示，前一个序列的4092,4093,4094,4095实际被丢弃，后一个序列的4092,4093,4094,4095被并入前一个序列中。

因为本申请所述的接收器使用m路传输路径对序列进行“微调”，因此，实现了序列的并行处理，从而可以实现一个符号周期内的对齐处理，而无需等待至少两个符号周期再进行对齐，因此能够降低处理时延。并且，因为减少了符号的存储量，因此，无需使用大容量的存储器。

进一步的，因为多路传输路径的“微调”，还能够有效降低局端或终端处理端的时钟主频，实现在不降低数据吞吐量的基础上降低***功耗。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。

Claims (6)

1.一种接收器，其特征在于，包括：

对齐控制单元、m路传输路径、多路寄存选择控制单元、符号脉冲产生器以及存储单元；

所述对齐控制单元用于产生对齐控制信号，所述控制信号包括向所述多路寄存选择控制单元发送的相位值，以及向所述符号脉冲产生器发送的偏移值，其中，S/m的整数部分加1为所述偏移值，S/m的余数部分为所述相位值，所述S/m中被除数S为接收到的串行序列与预设的参考序列相比的时延偏移，所述接收到的串行序列被分为m路序列；

所述多路寄存选择控制单元用于依据所述相位值，产生所述m路传输路径的选择信号，所述m路传输路径的选择信号的二进制拼接值为2^(m-P)-1，其中，P为所述相位值；

所述m路传输路径中的任意一条传输路径用于传输所述m路序列中的一路序列，所述m路传输路径中的任意一条传输路径与其它传输路径传输的序列不同；所述任意一条传输路径在接收到的选择信号为第一数值的情况下，输出接收到的序列，在接收到的选择信号为第二数值的情况下，将所述接收到的序列延迟一个采样点后输出；

所述符号脉冲产生器用于将预先设置的脉冲发射时间延迟t个采样点后，发出脉冲信号，t为所述偏移值；

所述存储单元用于在接收到所述脉冲信号后，存储所述m路传输路径输出序列的拼接序列。

2.根据权利要求1所述的接收器，其特征在于，所述存储单元包括：

第一存储器、第二存储器和偏置开关；

所述偏置开关用于，在接收到所述脉冲信号后，从所述第一存储器和第二存储器中选择目标存储器，并将所述m路传输路径输出序列的拼接序列存储到所述目标存储器中。

3.根据权利要求2所述的接收器，其特征在于，还包括：

序列拼接单元，用于将所述m路传输路径输出序列进行拼接，并将拼接后的序列发给所述存储单元，拼接后的序列的长度不大于所述目标存储器的位宽。

4.根据权利要求1至3任一项所述的接收器，其特征在于，还包括：

序列拆分单元，用于接收所述串行序列，并将所述串行序列平均分为m路序列。

5.根据权利要求4所述的接收器，其特征在于，所述对齐控制单元还用于：

将所述存储器输出的序列作为所述接收到的串行序列，或者，从所述序列拆分单元得到所述接收到的串行序列。

6.根据权利要求4所述的接收器，其特征在于，所述对齐控制单元用于产生对齐控制信号包括：

所述对齐控制单元具体用于，通过比较序列拆分单元接收到的序列与参考序列，得到两者之间的时延偏移S，通过计算S/m，得到的结果的整数部分加1为偏移值，余数部分为相位值。