CN106788354B - 一种迟滞宽度可编程的迟滞比较器 - Google Patents

一种迟滞宽度可编程的迟滞比较器 Download PDF

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Abstract

本发明公开了一种迟滞宽度可编程的迟滞比较器及其实现方法，包括输入控制逻辑、迟滞阈值控制逻辑、正负跳变阈值选择逻辑和混合折叠式共源共栅结构等模块；在测试模式下，该迟滞比较器通过配置迟滞阈值控制逻辑和正负跳变阈值选择逻辑，获得全参考电压范围内的正负跳变迟滞能力；在正常工作模式下，迟滞比较器基于不同参考电压选择相应折叠式共源共栅结构，配置相应的迟滞阈值，保证迟滞比较器在轨到轨参考电压范围内正常工作。本发明具有迟滞能力可测试、迟滞宽度可编程，轨到轨参考电压工作范围，对参考电压产生模块隔离度好以及抗干扰性强等特性，体现出较大的使用灵活性，适用于数模接口芯片设计领域。

Description

一种迟滞宽度可编程的迟滞比较器
技术领域
本发明主要涉及数模混合电路设计领域，尤其指一种迟滞宽度可编程的迟滞比较器结构，该结构使得内置迟滞能力测试和迟滞宽度编程的宽输入范围的高灵活性迟滞比较器设计成为现实。
背景技术
作为数模混合集成电路中的常见模块之一，比较器被广泛应用于数模接口芯片设计领域，处理各种电压或者电流信号的比较工作，其设计好坏直接影响***的性能。因此，为了增强比较器的抗干扰能力，经常将比较器设计为迟滞比较器。迟滞比较器主要采用改变比较器的输出正负跳变的阈值电压技术，消除噪声干扰引起的输出错误跳变，实现对带有噪声的输入信号进行正确响应。这种改变输出正负跳变阈值的技术称为迟滞技术，一般要求迟滞电压必须大于或等于最大噪声幅度。
传统的迟滞比较器电路主要采用采用外部正反馈中心电压水平移动的同相双稳态电路实现，其电路结构如图1所示，其中图1所示的迟滞比较器采用在负输入端提供参考电压VREF来实现传输特性中心点位置的改变，具体如下：
Figure 33444DEST_PATH_IMAGE001
对应的正跳变阈值电压可以表示为：
Figure 910133DEST_PATH_IMAGE002
对应的负跳变阈值电压可以表示为：
Figure 732595DEST_PATH_IMAGE003
其中VOH和VOL分别表示比较器输出电压的最大值和最小值。但上述表达式成立的条件是Vin和Vref相等，当应用在低频或者直流环境中是没有问题，但当Vin为高频信号时，迟滞比较器要求运放的增益很高，具有很高的增益带宽积，而这在很多情况下很难实现，因此该类迟滞比较器使用范围具有很大的限制；
另外，由于上述迟滞比较器的正负跳变阈值和电阻R1、R2、输出电压的最大最小值以及参考电压相关，同时R1和R2的取值大小将影响迟滞比较器的增益值，故其迟滞能力有限，而且该类型的迟滞比较器的迟滞能力不能直接测试，增加了使用时输出结果的未知性，同时该比较器还表现出使用范围较窄的缺点。
为了解决上述技术问题，本发明提出了一种带迟滞宽度可编程的迟滞比较器。该比较器包括输入控制逻辑、迟滞阈值控制逻辑、正负跳变阈值选择逻辑和混合折叠式共源共栅结构，其中在测试模式下，输入控制逻辑使得迟滞比较器参考电压输入端与输出端短接，实现对输入电压跟随功能，通过配置迟滞阈值控制逻辑、正负跳变阈值选择逻辑和混合折叠式共源共栅结构，获得不同差分输入对结构对应的正负跳变的迟滞阈值精度和范围；
在正常工作模式下，输入控制逻辑关闭测试通路，开启VREF到比较器参考电压输入端的工作通路，根据参考电压选择相应的差分输入对的折叠式共源共栅结构，通过配置迟滞阈值实现相应的迟滞能力，保证迟滞比较器在对应的参考电压条件下正常工作；
所述迟滞比较器只需要对全参考电压范围进行一次迟滞能力测试，同时根据实际迟滞能力需求设置迟滞阈值，即可保证后续所有的比较工作均能够在合适迟滞能力的条件下工作；同时采用混合折叠式共源共栅结构，使得该迟滞比较器可以在全参考电压范围内的进行工作。
发明内容
本发明要主要解决的问题在于：针对现有技术存在的问题，本发明提供一种带迟滞宽度可编程的迟滞比较器，该比较器内置迟滞阈值电压测试技术，能够对较大范围的迟滞阈值电压进行测试，实现迟滞比较器迟滞阈值电压简易、快速测试需求；同时该结构采用了迟滞阈值可编程技术，针对不同的应用平台实现良好的噪声抑制效果；最后该结构采用了混合折叠式共源共栅结构，增大迟滞比较器的增益，保证全参考电压范围实现迟滞比较功能；采用输入Buffer隔离技术，降低了参考电压输入端电荷馈通对其产生模块的影响。
为解决上述技术问题，本发明提出的解决方案为：一种带迟滞宽度可编程的迟滞比较器，其特征在于：包括输入控制逻辑、迟滞阈值控制逻辑、正负跳变阈值选择逻辑和混合折叠式共源共栅结构；
上述的迟滞比较器，其特征在于：包括迟滞能力测试和正常工作两种模式；
在测试模式下，输入控制逻辑使得迟滞比较器参考电压输入端与输出端短接，实现对输入电压跟随功能，通过配置迟滞阈值控制逻辑、正负跳变阈值选择逻辑和混合折叠式共源共栅结构，获得不同差分输入对结构对应的正负跳变的迟滞阈值精度和范围；
在正常工作模式下，输入控制逻辑关闭测试通路，开启VREF到比较器参考电压输入端的工作通路，根据参考电压选择相应的差分输入对的折叠式共源共栅结构，通过配置迟滞阈值实现相应的迟滞能力，保证迟滞比较器在对应的参考电压条件下正常工作；
上述的输入控制逻辑，其特征在于：包括VREF的输入Buffer、测试模式和正常工作模式的选通逻辑；其中输入Buffer实现正常工作时对输入参考电压VREF的隔离，降低比较器正常工作时参考电压输入端的寄生效应对参考电压产生模块的零极点分布特性的影响，保证参考电压的稳定性；选通逻辑实现对比较器差分输入对管、测试模式和正常工作模式的控制；
上述的选通逻辑，其特征在于：当测试模式使能时，TEST_EN信号为高电平，使得VREF的输入通路断开，配置差分输入对管的选择信号SEL_N和SEL_P实现不同差分输入对管的迟滞比较器的参考电压输入端与其输出端短接，实现输入电压跟随功能；当正常工作模式使能时，TEST_EN信号为低电平，使得VOUT与参考电压输入端的连接断开，配置差分输入对管选择信号SEL_N和SEL_P实现迟滞比较器的参考电压输入端选择VREF信号，通过比较输入信号与参考信号的电压值之差与阈值电压的关系产生相应的输出，实现迟滞比较器的正常工作；
上述的迟滞阈值控制逻辑，其特征在于：包括选通开关和Nbit数控电阻；其中当选择PMOS差分输入对管的折叠式共源共栅结构时，S6开关闭合，通过控制S3/S3_N、S4/S4_N以及Nbit数控电阻实现对迟滞比较器输出正负跳变的迟滞阈值精度和范围的测试（测试模式）、配置（正常工作模式）；当选择NMOS差分输入对管的折叠式共源共栅结构时，S5开关闭合，通过控制S1/S1_N、S2/S2_N以及Nbit数控电阻实现对迟滞比较器输出正负跳变的迟滞阈值精度和范围的测试（测试模式）、配置（正常工作模式）；
上述的正负跳变阈值选择逻辑，其特征在于：包括测试模式和正常工作模式；
在测试模式下，TEST_EN为高电平，选择模块（MUX）选择HYST_ORIENT信号，通过配置HYST_ORIENT信号为高电平，实现迟滞比较器正跳变的迟滞能力测试；当配置HYST_ORIENT信号为低电平，实现迟滞比较器负跳变的迟滞能力的测试；
在正常工作模式下，选择模块（MUX）选择VOUT信号，此时迟滞比较的正负跳变阈值跟随VOUT发生变化；当VOUT为高电平时，下一次跳变为负跳变，选择负跳变迟滞阈值；当VOUT为低电平时，下一次跳变为正跳变，选择正跳变迟滞阈值；
上述的混合折叠式共源共栅结构，其特征在于：根据迟滞比较器参考电压的工作范围选择合适的差分输入对，实现迟滞比较器全参考电压范围工作；
与现有技术相比，本发明的优点在于：
1、具有迟滞阈值电压测试简易的特性。与传统的比较器相比，本发明内置测试技术，通过配置输入控制逻辑，实现迟滞比较器输出和参考电压输入端短接，通过改变迟滞方向和迟滞能力，即可获得不同差分输入对结构的正负迟滞阈值电压精度和范围，大大简化了迟滞阈值电压的测试难度。
2、具有迟滞宽度电压可编程的特性。与传统的比较器相比，本发明采用了迟滞阈值电压编程技术，通过选通开关和Nbit数控电阻，可实现不同迟滞宽度的迟滞比较器。
3、具有轨到轨参考电压工作范围的特性。与传统的比较器相比，本发明采用了混合折叠式共源共栅结构，使得迟滞比较器在全参考电压范围内进行工作成为现实。
4、具有隔离度好的特性。与传统的迟滞比较器结构相比，本发明采用输入Buffer对VREF进行输入，避免了正常工作时参考电压输入管的寄生电容引起的电荷馈通对参考电压产生模块的影响，大大改善了参考电压的稳定性。
附图说明
图1是传统的外部正反馈迟滞比较器的结构示意图；
图2是本发明迟滞比较器的结构示意图；
图3是本发明迟滞比较器采用PMOS差分输入时负跳变迟滞电压测试的结构示意图；
图4是本发明迟滞比较器采用PMOS差分输入时正跳变迟滞电压测试的结构示意图；
图5是本发明迟滞比较器采用NMOS差分输入时正跳变迟滞电压测试的结构示意图；
图6是本发明迟滞比较器采用NMOS差分输入时负跳变迟滞电压测试的结构示意图；
图7是本发明迟滞比较器的N bit数控电路的结构示意图；
图8是本发明迟滞比较器采用PMOS差分输入时负跳变工作结构示意图；
图9是本发明迟滞比较器采用PMOS差分输入时正跳变工作结构示意图；
图10是本发明迟滞比较器采用NMOS差分输入时负跳变工作结构示意图；
图11是本发明迟滞比较器采用NMOS差分输入时正跳变工作结构示意图。
具体实施方式
以下将结合附图和具体实施例对本发明做进一步详细说明。
请参阅图2所示，本发明的一种带迟滞宽度可编程的迟滞电压比较器，主要包括输入控制逻辑、迟滞阈值控制逻辑、正负跳变阈值选择逻辑和混合折叠式共源共栅结构三个部分。
结合图2所示，该比较器主要有两种工作模式，分别为迟滞能力测试模式和正常工作模式；当迟滞比较器处于测试模式，其可以完成对不同差分输入对管实现的迟滞比较器的正负迟滞阈值电压进行测试，具体实施方式如下：
当TEST_EN和SEL_P同时为高电平，SEL_N为低电平时，同时偏置电压VB3和VB4有效，VB1和VB2无效，迟滞比较器选择PMOS差分对管作为输入的折叠式共源共栅结构实现，此时迟滞比较器的参考电压输入端与输出端短接，实现对输入电压跟随功能。
1）若HYST_ORIENT为高电平，则开关S3_N和S4闭合，其实现对迟滞比较器的负跳变迟滞阈值电压进行测试，其等效结构如图3所示，通过配置Nbit数控电阻，可以观察到VOUT和VIN的之间存在差值，该差值的最小值和最大值分别为负跳变的迟滞阈值精度和范围；
2）若HYST_ORIENT为低电平，则开关S3和S4_N闭合，其实现对迟滞比较器的正跳变迟滞阈值电压进行测试，其等效结构如图4所示，通过配置Nbit数控电阻，可以观察到VOUT和VIN的之间存在差值，该差值的最小值和最大值分别为正跳变的迟滞阈值精度和范围。
当TEST_EN和SEL_N同时为高电平，SEL_P为低电平时，同时偏置电压VB1和VB2有效，VB3和VB4无效，比较器选择NMOS差分对管作为输入的折叠式共源共栅结构实现，此时比较器的参考电压输入端与输出端短接，实现对输入电压跟随功能。
1）若HYST_ORIENT为高电平，则开关S1_N和S2闭合，其实现对迟滞比较器的正跳变迟滞阈值电压进行测试，其等效结构如图5所示，通过配置Nbit数控电阻，可以观察到VOUT和VIN的之间存在差值，该差值的最小值和最大值分别为正跳变的迟滞阈值精度和范围；
2）若HYST_ORIENT为低电平，则开关S1和S2_N闭合，其实现对迟滞比较器的负跳变迟滞阈值电压进行测试，其等效结构如图6所示，通过配置Nbit数控电阻，可以观察到VOUT和VIN的之间存在差值，该差值的最小值和最大值分别为负跳变的迟滞阈值精度和范围。
上述的迟滞电压精度和范围通过数控电阻进行控制，其具体电路如图7所示，当控制码N1对应的开关闭合时，此时VOUT与VIN的差值对应正负跳变的最小迟滞能力；当控制码Nn对应的开关闭合时，此时VOUT与VIN的差值对应正负跳变的最大迟滞能力。
通过配置TEST_EN为低电平，使得迟滞比较器进行正常工作模式，此时根据输入信号的抖动特性，进行迟滞阈值调节，保证输出结果正确，具体实施方式如下：
当SEL_N为低电平，SEL_P为高电平时，同时偏置电压VB3和VB4有效，VB1和VB2无效，迟滞比较器选择PMOS差分对管作为输入的折叠式共源共栅结构实现，此时迟滞比较器选择VREF作为参考电压输入，迟滞阈值可以根据实际需求进行编程配置，图8 和图9分别描述了正负跳变对应的迟滞阈值配置示意图。
当SEL_N为高电平，SEL_P为低电平时，同时偏置电压VB1和VB2有效，VB3和VB4无效，迟滞比较器选择NMOS差分对管作为输入的折叠式共源共栅结构实现，此时迟滞比较器选择VREF作为参考电压输入，迟滞阈值可以根据实际需求进行编程配置，图10和图11分别描述了正负跳变对应的迟滞阈值配置示意图。
上述的迟滞阈值编程操作，可以在全参考电压范围内进行，保证迟滞比较器的轨到轨范围内正常工作。
以上各模块的示意图和实现是指具有该功能的所有实现方案。以上各图所示的电路仅为示例，将器件简单地替换所引起的电路变化亦属于本发明的保护范围，本发明的保护范围应以权力要求书为准。

Claims (6)

1.一种迟滞宽度可编程的迟滞比较器，包括输入控制逻辑、迟滞阈值控制逻辑、正负跳变阈值选择逻辑和混合折叠式共源共栅结构，具有迟滞能力测试模式和正常工作模式，其中，所述的输入控制逻辑包括VREF的输入Buffer、迟滞能力测试模式和正常工作模式的选通逻辑；输入信号包括VREF和与迟滞比较器输出短接的VOUT，控制信号包括TEST_EN、SEL_N和SEL_P，输出信号分别连接到混合折叠式共源共栅结构NMOS差分输入对结构的第一NMOS管NM5的栅极和PMOS差分输入对结构的第一PMOS管PM5的栅极；
所述的迟滞阈值控制逻辑包括开关S1~S6、S1_N~S4_N和Nbit可变电阻，其中开关S1_N和S1的一端都接到第一NMOS管NM5的源极，开关S1_N的另一端分别接到开关S5的一端、接到开关S2_N的一端和第一电流源的输入端，第一电流源的输出端接到地，开关S1的另一端分别接到开关S2的一端、 Nbit可变电阻的一端、开关S3的一端和开关S4的一端，开关S2和开关S2_N的另一端都接到第二NMOS管NM6的源极，开关S5的另一端接到开关S6的一端和Nbit可变电阻的另一端，开关S6的另一端分别接到开关S3_N的一端、开关S4_N的一端和第二电流源的输出端，第二电流源的输入端接到电源VDD，开关S3_N的另一端接到开关S3的另一端，同时接到第一PMOS管PM5的源极，开关S4的另一端接到开关S4_N的另一端，同时接到第二PMOS管PM6的源极；
所述的正负跳变阈值选择逻辑包括选择模块MUX、开关S1~S4和开关S1_N~S4_N的控制信号产生模块，输入信号包括HYST_ORIENT和与迟滞比较器输出短接的VOUT，控制信号包括TEST_EN、SEL_N和SEL_P，输出信号分别接到开关S1~S4和S1_N~S4~N，其中HYST_ORIENT和VOUT连接到选择模块MUX的第一、第二信号输入端，TEST_EN信号连接到选择模块MUX第三信号输入端，根据TEST_EN的高低电平实现选择VOUT或HYST_ORIENT作为有效信号传输到控制信号产生模块第一信号输入端，控制信号产生模块的第二、第三信号输入端连接到SEL_N和SEL_P，正负跳变阈值选择逻辑其包括迟滞能力测试模式和正常工作模式；
所述的混合折叠式共源共栅结构采用混合差分输入对结构实现，其中第一NMOS管NM5和第二NMOS管NM6组成NMOS差分输入对结构，第一PMOS管PM5和第二PMOS管PM6组成PMOS差分输入对结构，输入信号包括VIN、四个偏置电压VB1~VB4以及输入控制逻辑的输出信号，控制信号包括SEL_N和SEL_P和正负跳变阈值选择逻辑的输出信号，其输出信号为VOUT，VOUT同时接到输入控制逻辑和正负跳变阈值选择逻辑的输入端。
2.如权利要求1所述的迟滞比较器，其特征在于：包括迟滞能力测试和正常工作两种模式；
在迟滞能力测试模式下，输入控制逻辑使得迟滞比较器参考电压输入端与输出端短接，实现对输入电压跟随功能，通过配置迟滞阈值控制逻辑、正负跳变阈值选择逻辑和混合折叠式共源共栅结构，获得不同差分输入对结构对应的正负跳变的迟滞阈值精度和范围；
在正常工作模式下，输入控制逻辑关闭测试通路，开启VREF到比较器参考电压输入端的工作通路，根据参考电压选择相应的差分输入对的折叠式共源共栅结构，通过配置迟滞阈值实现相应的迟滞能力，保证迟滞比较器在对应的参考电压条件下正常工作。
3.如权利要求1所述的迟滞比较器，其特征在于：所述输入控制逻辑的选通逻辑在迟滞能力测试模式使能时，TEST_EN信号为高电平，使得VREF的输入通路断开，配置选择信号SEL_N和SEL_P实现不同差分输入对结构的迟滞比较器的参考电压输入端与其输出端短接，实现输入电压跟随功能；当正常工作模式使能时，TEST_EN信号为低电平，使得VOUT与参考电压输入端的连接断开，配置选择信号SEL_N和SEL_P实现迟滞比较器的参考电压输入端选择VREF信号，通过比较输入信号与VREF信号的电压值之差与阈值电压的关系产生相应的输出，实现迟滞比较器的正常工作。
4.如权利要求1所述的迟滞比较器，其特征在于：所述的迟滞阈值控制逻辑在选择PMOS差分输入对结构的混合折叠式共源共栅结构时，开关S6闭合，通过控制开关S3和开关S3_N、开关S4和开关S4_N以及Nbit可变电阻实现迟滞比较器产生各种正负迟滞阈值精度和迟滞范围；当选择NMOS差分输入对结构的混合折叠式共源共栅结构时，开关S5闭合，通过控制开关S1和开关S1_N、开关S2和开关S2_N以及Nbit可变电阻实现迟滞比较器输出产生各种正负迟滞阈值精度和迟滞范围。
5.如权利要求1所述的迟滞比较器，其特征在于：所述的正负跳变阈值选择逻辑包括迟滞能力测试模式和正常工作模式；
在迟滞能力测试模式下，TEST_EN为高电平，选择模块MUX选择HYST_ORIENT信号，通过配置HYST_ORIENT信号为高电平，实现迟滞比较器正跳变的迟滞能力测试；当配置HYST_ORIENT信号为低电平，实现迟滞比较器负跳变的迟滞能力测试；
在正常工作模式下，选择模块MUX选择VOUT信号，此时迟滞比较的正负跳变阈值跟随VOUT发生变化；当VOUT为高电平时，下一次跳变为负跳变，选择负跳变迟滞阈值；当VOUT为低电平时，下一次跳变为正跳变，选择正跳变迟滞阈值。
6.如权利要求1所述的迟滞比较器，其特征在于：所述的混合折叠式共源共栅结构根据迟滞比较器参考电压的工作范围选择合适的差分输入对结构，实现迟滞比较器在全输入参考电压范围工作。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107329164A (zh) * 2017-08-16 2017-11-07 山西中辐核仪器有限责任公司 可限制取样脉冲宽度的g‑m计数管脉冲信号检测电路
CN110336546B (zh) * 2019-07-19 2020-07-31 电子科技大学 一种低功耗高速度电流比较器电路
CN113708745B (zh) * 2021-08-25 2023-11-21 南开大学 迟滞窗口精确可调的差分输入迟滞比较器及工作方法
CN115225067B (zh) * 2022-09-09 2023-03-10 深圳市汇顶科技股份有限公司 基于运放的迟滞比较器和芯片
CN115407180A (zh) * 2022-11-02 2022-11-29 上海阿米芯光半导体有限责任公司 可调阈值的信号强度检测电路及阈值电压调节方法和迟滞调节方法
CN116125256A (zh) * 2023-04-17 2023-05-16 上海灵动微电子股份有限公司 一种比较器的参数测试方法及***

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4717838A (en) * 1986-11-14 1988-01-05 National Semiconductor Corporation High input impedance, high gain CMOS strobed comparator
JPH03120908A (ja) * 1989-10-03 1991-05-23 Matsushita Electric Ind Co Ltd シュミットトリガ回路
CN103036512A (zh) * 2012-12-17 2013-04-10 清华大学深圳研究生院 一种具有大失调电压校正范围的动态比较器
CN103427813A (zh) * 2012-05-18 2013-12-04 英飞凌科技奥地利有限公司 用于驱动半导体开关的驱动器电路
CN103825565A (zh) * 2012-11-16 2014-05-28 上海华虹宏力半导体制造有限公司 运算放大器
CN103929166A (zh) * 2014-04-25 2014-07-16 成都芯进电子有限公司 一种可编程开关型霍尔传感器
CN205596084U (zh) * 2016-03-14 2016-09-21 湘潭芯力特电子科技有限公司 应用于rs-485接收端的迟滞比较器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4717838A (en) * 1986-11-14 1988-01-05 National Semiconductor Corporation High input impedance, high gain CMOS strobed comparator
JPH03120908A (ja) * 1989-10-03 1991-05-23 Matsushita Electric Ind Co Ltd シュミットトリガ回路
CN103427813A (zh) * 2012-05-18 2013-12-04 英飞凌科技奥地利有限公司 用于驱动半导体开关的驱动器电路
CN103825565A (zh) * 2012-11-16 2014-05-28 上海华虹宏力半导体制造有限公司 运算放大器
CN103036512A (zh) * 2012-12-17 2013-04-10 清华大学深圳研究生院 一种具有大失调电压校正范围的动态比较器
CN103929166A (zh) * 2014-04-25 2014-07-16 成都芯进电子有限公司 一种可编程开关型霍尔传感器
CN205596084U (zh) * 2016-03-14 2016-09-21 湘潭芯力特电子科技有限公司 应用于rs-485接收端的迟滞比较器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
一种低电压低功耗多谐振荡器;应韬 等;《电子与封装》;20161031;第27-31页 *

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