CN106784014A - 薄膜晶体管及其制作方法、显示基板、显示装置 - Google Patents

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Abstract

本发明提供一种薄膜晶体管及其制作方法、显示基板、显示装置，属于显示技术领域。方法包括：形成金属氧化物半导体图形，金属氧化物半导体图形包括第一金属氧化物半导体层和第二金属氧化物半导体层，第二金属氧化物半导体层位于第一金属氧化物半导体层上方；在金属氧化物半导体图形上沉积源漏金属层，对源漏金属层和第二金属氧化物半导体层进行刻蚀，形成薄膜晶体管的源电极、漏电极和有源层，有源层为利用第一刻蚀液去除源电极和漏电极之间的第二金属氧化物半导体层后得到，第一刻蚀液对第二金属氧化物半导体层进行刻蚀的速率大于对第一金属氧化物半导体层进行刻蚀的速率。本发明能够提高金属氧化物薄膜晶体管的稳定性，保证显示装置的显示质量。

Description

薄膜晶体管及其制作方法、显示基板、显示装置
技术领域
本发明涉及显示技术领域，特别是指一种薄膜晶体管及其制作方法、显示基板、显示装置。
背景技术
在平板显示技术领域，薄膜晶体管显示器(Thin Film Transistor LiquidCrystal Display，简称TFT-LCD)具有体积小、功耗低、制造成本较低等优点，逐渐在当今平板显示市场占据了主导地位。
随着TFT-LCD技术的发展，金属氧化物薄膜晶体管(Oxide Thin FilmTransistor，简称OTFT)技术也越来越成熟，它具有载流子迁移率高、功耗低、能应用于低频驱动等优点，而且还能应用在被称为下一代显示技术的有机发光二极管显示器上。
但是现有技术在制作金属氧化物薄膜晶体管时，在利用金属氧化物制作薄膜晶体管的有源层后，在有源层上沉积源漏金属层，并对源漏金属层进行刻蚀形成源电极和漏电极。为了避免源漏金属层的导电离子残留在沟道区，在进行源漏金属层的刻蚀时会增加对源漏金属层的刻蚀时间，但是在刻蚀时间增加后，源漏金属层的刻蚀液又会损伤有源层的背沟道，使得金属氧化物薄膜晶体管的稳定性受到影响。
发明内容
本发明要解决的技术问题是提供一种薄膜晶体管及其制作方法、显示基板、显示装置，能够提高金属氧化物薄膜晶体管的稳定性，保证显示装置的显示质量。
为解决上述技术问题，本发明的实施例提供技术方案如下：
一方面，提供一种薄膜晶体管的制作方法，包括：
形成金属氧化物半导体图形，所述金属氧化物半导体图形包括层叠设置的第一金属氧化物半导体层和第二金属氧化物半导体层，所述第二金属氧化物半导体层位于所述第一金属氧化物半导体层的上方；
在所述金属氧化物半导体图形上沉积源漏金属层，对所述源漏金属层和所述第二金属氧化物半导体层进行刻蚀，形成薄膜晶体管的源电极、漏电极和有源层，其中，所述有源层为利用第一刻蚀液去除所述源电极和所述漏电极之间的所述第二金属氧化物半导体层后得到，所述第一刻蚀液对所述第二金属氧化物半导体层进行刻蚀的速率大于所述第一刻蚀液对所述第一金属氧化物半导体层进行刻蚀的速率。
进一步地，所述第一刻蚀液对所述第二金属氧化物半导体层进行刻蚀的速率与所述第一刻蚀液对所述第一金属氧化物半导体层进行刻蚀的速率的比值不小于10。
进一步地，所述在所述金属氧化物半导体图形上沉积源漏金属层，对所述源漏金属层和所述第二金属氧化物半导体层进行刻蚀，形成薄膜晶体管的源电极、漏电极和有源层包括：
在所述金属氧化物半导体图形上方沉积源漏金属层；
在所述源漏金属层上涂覆光刻胶，对所述光刻胶进行曝光，显影后形成光刻胶保留区域和光刻胶未保留区域，其中，所述光刻胶保留区域对应薄膜晶体管的源电极和漏电极所在区域，光刻胶未保留区域对应除薄膜晶体管的源电极和漏电极之外的其他区域；
利用第一刻蚀液对所述源漏金属层和所述第二金属氧化物半导体层进行刻蚀，去除光刻胶未保留区域的源漏金属层和第二金属氧化物半导体层，形成薄膜晶体管的源电极、漏电极和有源层，所述有源层包括所述第一金属氧化物半导体层、位于所述第一金属氧化物半导体层与所述漏电极之间的第二金属氧化物半导体层、位于所述第一金属氧化物半导体层与所述源电极之间的第二金属氧化物半导体层。
所述第二金属氧化物半导体层采用ZnO、ZnON或IZO，所述第一金属氧化物半导体层采用IGZO，所述第一刻蚀液采用H2O2刻蚀液；或
所述第二金属氧化物半导体层采用ZnO、ZnON、IZO或IGZO，所述第一金属氧化物半导体层采用ITZO、IGZTO或IGZXO，所述第一刻蚀液采用Al刻蚀液。
进一步地，所述在所述金属氧化物半导体图形上沉积源漏金属层，对所述源漏金属层和所述第二金属氧化物半导体层进行刻蚀，形成薄膜晶体管的源电极、漏电极和有源层包括：
在所述金属氧化物半导体图形上方沉积源漏金属层；
在所述源漏金属层上涂覆光刻胶，对所述光刻胶进行曝光，形成光刻胶保留区域和光刻胶未保留区域，其中，所述光刻胶保留区域对应薄膜晶体管的源电极和漏电极所在区域，光刻胶未保留区域对应除薄膜晶体管的源电极和漏电极之外的其他区域；
利用第二刻蚀液对所述源漏金属层进行刻蚀，去除光刻胶未保留区域的源漏金属层，形成薄膜晶体管的源电极和漏电极；
利用第一刻蚀液对所述源电极和所述漏电极之间的所述第二金属氧化物半导体层进行刻蚀，去除所述源电极和所述漏电极之间的所述第二金属氧化物半导体层，形成薄膜晶体管的有源层，所述有源层包括所述第一金属氧化物半导体层、位于所述第一金属氧化物半导体层与所述漏电极之间的第二金属氧化物半导体层、位于所述第一金属氧化物半导体层与所述源电极之间的第二金属氧化物半导体层。
进一步地，所述第二金属氧化物半导体层采用ZnO、ZnON或IZO，所述第一金属氧化物半导体层采用IGZO，所述第一刻蚀液采用H2O2刻蚀液；或
所述第二金属氧化物半导体层采用ZnO、ZnON、IZO或IGZO，所述第一金属氧化物半导体层采用ITZO、IGZTO或IGZXO，所述第一刻蚀液采用Al刻蚀液；
所述源漏金属层包括Cu时，所述第二刻蚀液为H2O2刻蚀液；或
所述源漏金属层包括Mo或Al、AlNd时，所述第二刻蚀液为Mo刻蚀药液。
进一步地，所述形成金属氧化物半导体图形的步骤之前，所述制作方法还包括：
提供一衬底基板；
在所述衬底基板上形成薄膜晶体管的栅电极；
在形成有所述栅电极的衬底基板上形成栅绝缘层，所述金属氧化物半导体图形形成在所述栅绝缘层上。
进一步地，所述形成薄膜晶体管的源电极、漏电极和有源层的步骤之后，所述制作方法还包括：
形成覆盖所述源电极、所述漏电极和所述有源层的栅绝缘层；
在所述栅绝缘层上形成薄膜晶体管的栅电极。
本发明实施例还提供了一种薄膜晶体管，采用如上所述的制作方法制作得到，所述薄膜晶体管的有源层包括第一金属氧化物半导体层、位于所述第一金属氧化物半导体层与漏电极之间的第二金属氧化物半导体层、位于所述第一金属氧化物半导体层与源电极之间的第二金属氧化物半导体层，其中，所述第二金属氧化物半导体层被预设刻蚀液刻蚀的速率大于所述第一金属氧化物半导体层被预设刻蚀液刻蚀的速率。
本发明实施例还提供了一种显示基板，包括如上所述的薄膜晶体管。
本发明实施例还提供了一种显示装置，包括如上所述的显示基板。
本发明的实施例具有以下有益效果：
上述方案中，金属氧化物半导体图形包括层叠设置的第一金属氧化物半导体层和第二金属氧化物半导体层，第二金属氧化物半导体层位于第一金属氧化物半导体层的上方，在形成薄膜晶体管的源电极和漏电极时或者在形成薄膜晶体管的源电极和漏电极后，可以把源电极和漏电极之间的第二金属氧化物半导体层完全刻蚀掉，这样就能避免残留的导电离子留在第一金属氧化物半导体层(有源层的主体结构)上，影响薄膜晶体管的特性；同时，由于第一刻蚀液对第二金属氧化物半导体层进行刻蚀的速率大于第一刻蚀液对第一金属氧化物半导体层进行刻蚀的速率，在利用第一刻蚀液对第二金属氧化物半导体层进行刻蚀时，第二金属氧化物半导体层会比较容易被刻蚀掉，能够缩短刻蚀时间，第一金属氧化物半导体层不容易被刻蚀掉，可以减小第一刻蚀液对背沟道的损伤，提高薄膜晶体管的稳定性。
附图说明
图1为本发明实施例在衬底基板上形成第一金属氧化物层和第二金属氧化物层的示意图；
图2为本发明实施例形成金属氧化物半导体图形的示意图；
图3为本发明实施例沉积源漏金属层的示意图；
图4为本发明实施例形成源电极、漏电极及有源层的示意图；
图5为本发明实施例对源漏金属层进行刻蚀形成源电极和漏电极的示意图；
图6为本发明实施例显示基板的示意图；
图7为本发明实施例薄膜晶体管的示意图。
附图标记
1衬底基板 2栅电极 3栅绝缘层 4第一金属氧化物半导体层
5第二金属氧化物半导体层 6源漏金属层 7源电极 8漏电极
9钝化层 10像素电极 11缓冲层
具体实施方式
为使本发明的实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
本发明的实施例针对现有技术中源漏金属层的刻蚀液容易损伤有源层的背沟道，使得金属氧化物薄膜晶体管的稳定性受到影响的问题，提供一种薄膜晶体管及其制作方法、显示基板、显示装置，能够提高金属氧化物薄膜晶体管的稳定性，保证显示装置的显示质量。
实施例一
本实施例提供一种薄膜晶体管的制作方法，包括：
形成金属氧化物半导体图形，所述金属氧化物半导体图形包括层叠设置的第一金属氧化物半导体层和第二金属氧化物半导体层，所述第二金属氧化物半导体层位于所述第一金属氧化物半导体层的上方；
在所述金属氧化物半导体图形上沉积源漏金属层，对所述源漏金属层和所述第二金属氧化物半导体层进行刻蚀，形成薄膜晶体管的源电极、漏电极和有源层，其中，所述有源层为利用第一刻蚀液去除所述源电极和所述漏电极之间的所述第二金属氧化物半导体层后得到，所述第一刻蚀液对所述第二金属氧化物半导体层进行刻蚀的速率大于所述第一刻蚀液对所述第一金属氧化物半导体层进行刻蚀的速率。
本实施例中，金属氧化物半导体图形包括层叠设置的第一金属氧化物半导体层和第二金属氧化物半导体层，第二金属氧化物半导体层位于第一金属氧化物半导体层的上方，在形成薄膜晶体管的源电极和漏电极时或者在形成薄膜晶体管的源电极和漏电极后，可以把源电极和漏电极之间的第二金属氧化物半导体层完全刻蚀掉，这样就能避免残留的导电离子留在第一金属氧化物半导体层(有源层的主体结构)上，影响薄膜晶体管的特性；同时，由于第一刻蚀液对第二金属氧化物半导体层进行刻蚀的速率大于第一刻蚀液对第一金属氧化物半导体层进行刻蚀的速率，在利用第一刻蚀液对第二金属氧化物半导体层进行刻蚀时，第二金属氧化物半导体层会比较容易被刻蚀掉，能够缩短刻蚀时间，第一金属氧化物半导体层不容易被刻蚀掉，可以减小第一刻蚀液对背沟道的损伤，提高薄膜晶体管的稳定性。
优选地，所述第一刻蚀液对所述第二金属氧化物半导体层进行刻蚀的速率与所述第一刻蚀液对所述第一金属氧化物半导体层进行刻蚀的速率的比值不小于10。这样第一刻蚀液对第一金属氧化物半导体层的影响很小，在利用第一刻蚀液对第二金属氧化物半导体层进行刻蚀时，基本不会损伤第一金属氧化物半导体层。
具体实施例中，可以在利用第一刻蚀液对源漏金属层进行刻蚀形成源电极和漏电极的同时，利用第一刻蚀液对第二金属氧化物半导体层进行刻蚀，去除源电极和漏电极之间的第二金属氧化物半导体层，形成薄膜晶体管的有源层。所述在所述金属氧化物半导体图形上沉积源漏金属层，对所述源漏金属层和所述第二金属氧化物半导体层进行刻蚀，形成薄膜晶体管的源电极、漏电极和有源层包括：
在所述金属氧化物半导体图形上方沉积源漏金属层；
在所述源漏金属层上涂覆光刻胶，对所述光刻胶进行曝光，显影后形成光刻胶保留区域和光刻胶未保留区域，其中，所述光刻胶保留区域对应薄膜晶体管的源电极和漏电极所在区域，光刻胶未保留区域对应除薄膜晶体管的源电极和漏电极之外的其他区域；
利用第一刻蚀液对所述源漏金属层和所述第二金属氧化物半导体层进行刻蚀，去除光刻胶未保留区域的源漏金属层和第二金属氧化物半导体层，形成薄膜晶体管的源电极、漏电极和有源层，所述有源层包括所述第一金属氧化物半导体层、位于所述第一金属氧化物半导体层与所述漏电极之间的第二金属氧化物半导体层、位于所述第一金属氧化物半导体层与所述源电极之间的第二金属氧化物半导体层。
另一具体实施例中，可以在形成薄膜晶体管的源电极和漏电极之后，利用第一刻蚀液对第二金属氧化物半导体层进行刻蚀，去除源电极和漏电极之间的第二金属氧化物半导体层，形成薄膜晶体管的有源层。所述在所述金属氧化物半导体图形上沉积源漏金属层，对所述源漏金属层和所述第二金属氧化物半导体层进行刻蚀，形成薄膜晶体管的源电极、漏电极和有源层包括：
在所述金属氧化物半导体图形上方沉积源漏金属层；
在所述源漏金属层上涂覆光刻胶，对所述光刻胶进行曝光，形成光刻胶保留区域和光刻胶未保留区域，其中，所述光刻胶保留区域对应薄膜晶体管的源电极和漏电极所在区域，光刻胶未保留区域对应除薄膜晶体管的源电极和漏电极之外的其他区域；
利用第二刻蚀液对所述源漏金属层进行刻蚀，去除光刻胶未保留区域的源漏金属层，形成薄膜晶体管的源电极和漏电极；
利用第一刻蚀液对所述源电极和所述漏电极之间的所述第二金属氧化物半导体层进行刻蚀，去除所述源电极和所述漏电极之间的所述第二金属氧化物半导体层，形成薄膜晶体管的有源层，所述有源层包括所述第一金属氧化物半导体层、位于所述第一金属氧化物半导体层与所述漏电极之间的第二金属氧化物半导体层、位于所述第一金属氧化物半导体层与所述源电极之间的第二金属氧化物半导体层。
进一步地，所述第二金属氧化物半导体层采用ZnO、ZnON或IZO，所述第一金属氧化物半导体层采用IGZO，所述第一刻蚀液采用H2O2刻蚀液；或
所述第二金属氧化物半导体层采用ZnO、ZnON、IZO或IGZO，所述第一金属氧化物半导体层采用ITZO、IGZTO或IGZXO，所述第一刻蚀液采用Al刻蚀液；
所述源漏金属层包括Cu时，所述第二刻蚀液为H2O2刻蚀液；或
所述源漏金属层包括Mo或Al、AlNd时，所述第二刻蚀液为Mo刻蚀药液。
在采用上述组合后，第一刻蚀液对第二金属氧化物半导体层进行刻蚀的速率与第一刻蚀液对第一金属氧化物半导体层进行刻蚀的速率的比值会比较大。
具体实施例中，在第二金属氧化物半导体层采用IZO，第一金属氧化物半导体层采用IGZO，第一刻蚀液采用H2O2刻蚀液时，H2O2刻蚀液对IZO的刻蚀速率可以达到13.6A/S，而对IGZO的刻蚀速率仅为0.1A/S，可以看出，H2O2刻蚀液对IZO进行刻蚀的速率远大于对IGZO进行刻蚀的速率；再一具体实施例中，在第二金属氧化物半导体层采用IGZO，第一金属氧化物半导体层采用IGZXO，第一刻蚀液采用Al刻蚀液时，Al刻蚀液对IGZO的刻蚀速率可以达到28A/S，而对IGZXO的刻蚀速率仅为0.1A/S，可以看出，Al刻蚀液对IGZO进行刻蚀的速率远大于对IGZXO进行刻蚀的速率。这样在利用第一刻蚀液对第二金属氧化物半导体层进行刻蚀时，对第一金属氧化物半导体层的损害很小。
进一步地，本实施例的薄膜晶体管的制作方法可以用以制作底栅型薄膜晶体管，所述形成金属氧化物半导体图形的步骤之前，所述制作方法还包括：
提供一衬底基板；
在所述衬底基板上形成薄膜晶体管的栅电极；
在形成有所述栅电极的衬底基板上形成栅绝缘层，所述金属氧化物半导体图形形成在所述栅绝缘层上。
如图5所示，顶栅型薄膜晶体管具体包括：
衬底基板1；
栅电极2；
栅绝缘层3；
位于栅绝缘层3上的有源层，有源层包括第一金属氧化物半导体层4和第二金属氧化物半导体层5；
源电极7和漏电极8。
进一步地，本实施例的薄膜晶体管的制作方法可以用以制作顶栅型薄膜晶体管，所述形成薄膜晶体管的源电极、漏电极和有源层的步骤之后，所述制作方法还包括：
形成覆盖所述源电极、所述漏电极和所述有源层的栅绝缘层；
在所述栅绝缘层上形成薄膜晶体管的栅电极。
如图7所示，顶栅型薄膜晶体管具体包括：
衬底基板1；
位于衬底基板1上的缓冲层11；
位于缓冲层11上的有源层，有源层包括第一金属氧化物半导体层4和第二金属氧化物半导体层5；
源电极7和漏电极8；
栅绝缘层3；
栅电极2。
实施例二
下面结合附图对本发明的薄膜晶体管的制作方法进行进一步介绍：
本实施例的薄膜晶体管的制作方法包括以下步骤：
步骤1：如图1所示，在衬底基板1上形成栅电极2、栅绝缘层3、第一金属氧化物半导体层4和第二金属氧化物半导体层5；
其中，衬底基板1可为玻璃基板或石英基板。具体地，可以采用溅射或热蒸发的方法在衬底基板1上沉积厚度约为的栅金属层，栅金属层可以是Cu，Al，Ag，Mo，Cr，Nd，Ni，Mn，Ti，Ta，W等金属以及这些金属的合金，栅金属层可以为单层结构或者多层结构，多层结构比如Cu\Mo,Ti\Cu\Ti，Mo\Al\Mo等。在栅金属层上涂覆一层光刻胶，采用掩膜板对光刻胶进行曝光，使光刻胶形成光刻胶未保留区域和光刻胶保留区域，其中，光刻胶保留区域对应于栅电极的图形所在区域，光刻胶未保留区域对应于上述图形以外的区域；进行显影处理，光刻胶未保留区域的光刻胶被完全去除，光刻胶保留区域的光刻胶厚度保持不变；通过刻蚀工艺完全刻蚀掉光刻胶未保留区域的栅金属薄膜，剥离剩余的光刻胶，形成栅电极2的图形。
之后可以采用等离子体增强化学气相沉积(PECVD)方法在形成栅电极2的衬底基板1上沉积厚度为的栅绝缘层3，栅绝缘层3可以选用氧化物、氮化物或者氧氮化合物，对应的反应气体是SiH4、NH3、N2或SiH2Cl2、NH3、N2。
之后在栅绝缘层3上沉积第一金属氧化物半导体层4和第二金属氧化物半导体层5，第一金属氧化物半导体层4和第二金属氧化物半导体层5满足一定的要求，即第二金属氧化物半导体层5被某一特定刻蚀液进行刻蚀的速率大于第一金属氧化物半导体层4被该特定刻蚀液进行刻蚀的速率，优选地，第二金属氧化物半导体层5被某一特定刻蚀液进行刻蚀的速率大于第一金属氧化物半导体层4被该特定刻蚀液进行刻蚀的速率的10倍。满足这种要求的金属氧化物半导体和对应的刻蚀液有：①第二金属氧化物半导体层5为IZO、ZnO或ZnON，第一金属氧化物半导体层4为IGZO，对应的刻蚀液为双氧水(H2O2)系刻蚀液(H2O2刻蚀液即目前产线量产使用的对Cu进行刻蚀的刻蚀液)；②第二金属氧化物半导体层5采用IZO、IGZO、ZnO或ZnON，第一金属氧化物半导体层4采用ITZO、IGZTO或IGZXO，因酸系刻蚀液较难刻蚀第一金属氧化物半导体层4，所以对应的刻蚀液可以选择Al刻蚀液(目前产线量产使用的对Al进行刻蚀的刻蚀液)。
步骤2、如图2所示，对第一金属氧化物半导体层4和第二金属氧化物半导体层5进行构图，形成有源区图形；
该步骤可以选择对第一金属氧化物半导体层4和第二金属氧化物半导体层5都具有较高刻蚀速率的刻蚀液对第一金属氧化物半导体层4和第二金属氧化物半导体层5进行刻蚀，比如H2SO4刻蚀液、HNO3刻蚀液、H2O刻蚀液等，还有量产使用的ITO刻蚀液。
步骤3、如图3所示，在经过步骤2的衬底基板1上沉积源漏金属层6；
具体地，可以在完成步骤2的衬底基板1上采用磁控溅射、热蒸发或其它成膜方法沉积一层厚度约为的源漏金属层6，源漏金属层可以是Cu，Al，Ag，Mo，Cr，Nd，Ni，Mn，Ti，Ta，W等金属以及这些金属的合金。源漏金属层6可以是单层结构或者多层结构，多层结构比如Cu\Mo，Ti\Cu\Ti，Mo\Al\Mo等。
步骤4、如图4所示，对源漏金属层6和有源区图形进行构图，形成薄膜晶体管的源电极7、漏电极8和有源层；
具体地，在源漏金属层6上涂覆光刻胶，对光刻胶进行曝光，显影后形成光刻胶保留区域和光刻胶未保留区域，其中，光刻胶保留区域对应薄膜晶体管的源电极和漏电极所在区域，光刻胶未保留区域对应除薄膜晶体管的源电极和漏电极之外的其他区域；利用特定刻蚀液对源漏金属层6和第二金属氧化物半导体层5进行刻蚀，去除光刻胶未保留区域的源漏金属层6和第二金属氧化物半导体层5，形成薄膜晶体管的源电极7、漏电极8和有源层，有源层包括所述第一金属氧化物半导体层、位于所述第一金属氧化物半导体层与所述漏电极之间的第二金属氧化物半导体层、位于所述第一金属氧化物半导体层与所述源电极之间的第二金属氧化物半导体层。
其中，该特定的刻蚀液对第二金属氧化物半导体层进行刻蚀的速率远大于对第一金属氧化物半导体层进行刻蚀的速率，且对源漏金属层进行刻蚀的速率也比较大，这样在利用该特定的刻蚀液对源漏金属层进行刻蚀的同时，光刻胶未保留区域的第二金属氧化物半导体层也会被刻蚀掉，而第一金属氧化物半导体层因为被刻蚀的速率慢，得以保留。这样就能避免残留的源漏金属层离子留在第一金属氧化物半导体层(有源层的主体结构)上，影响薄膜晶体管的特性；同时，由于特定刻蚀液对第二金属氧化物半导体层进行刻蚀的速率大于特定刻蚀液对第一金属氧化物半导体层进行刻蚀的速率，在利用特定刻蚀液对第二金属氧化物半导体层进行刻蚀时，第二金属氧化物半导体层会比较容易被刻蚀掉，能够缩短刻蚀时间，第一金属氧化物半导体层不容易被刻蚀掉，可以减小特定刻蚀液对背沟道的损伤，提高薄膜晶体管的稳定性。
经过上述步骤即可制作得到本实施例的薄膜晶体管，之后如图6所示，再在形成有薄膜晶体管的衬底基板1上形成钝化层9和像素电极10，即可得到显示基板。
实施例三
下面结合附图对本发明的薄膜晶体管的制作方法进行进一步介绍：
本实施例的薄膜晶体管的制作方法包括以下步骤：
步骤1：如图1所示，在衬底基板1上形成栅电极2、栅绝缘层3、第一金属氧化物半导体层4和第二金属氧化物半导体层5；
其中，衬底基板1可为玻璃基板或石英基板。具体地，可以采用溅射或热蒸发的方法在衬底基板1上沉积厚度约为的栅金属层，栅金属层可以是Cu，Al，Ag，Mo，Cr，Nd，Ni，Mn，Ti，Ta，W等金属以及这些金属的合金，栅金属层可以为单层结构或者多层结构，多层结构比如Cu\Mo,Ti\Cu\Ti，Mo\Al\Mo等。在栅金属层上涂覆一层光刻胶，采用掩膜板对光刻胶进行曝光，使光刻胶形成光刻胶未保留区域和光刻胶保留区域，其中，光刻胶保留区域对应于栅电极的图形所在区域，光刻胶未保留区域对应于上述图形以外的区域；进行显影处理，光刻胶未保留区域的光刻胶被完全去除，光刻胶保留区域的光刻胶厚度保持不变；通过刻蚀工艺完全刻蚀掉光刻胶未保留区域的栅金属薄膜，剥离剩余的光刻胶，形成栅电极2的图形。
之后可以采用等离子体增强化学气相沉积(PECVD)方法在形成栅电极2的衬底基板1上沉积厚度为的栅绝缘层3，栅绝缘层3可以选用氧化物、氮化物或者氧氮化合物，对应的反应气体是SiH4、NH3、N2或SiH2Cl2、NH3、N2。
之后在栅绝缘层3上沉积第一金属氧化物半导体层4和第二金属氧化物半导体层5，第一金属氧化物半导体层4和第二金属氧化物半导体层5满足一定的要求，即第二金属氧化物半导体层5被某一特定刻蚀液进行刻蚀的速率大于第一金属氧化物半导体层4被该特定刻蚀液进行刻蚀的速率，优选地，第二金属氧化物半导体层5被某一特定刻蚀液进行刻蚀的速率大于第一金属氧化物半导体层4被该特定刻蚀液进行刻蚀的速率的10倍。满足这种要求的金属氧化物半导体和对应的刻蚀液有：①第二金属氧化物半导体层5为IZO、ZnO或ZnON，第一金属氧化物半导体层4为IGZO，对应的刻蚀液为双氧水(H2O2)系刻蚀液(H2O2刻蚀液即目前产线量产使用的对Cu进行刻蚀的刻蚀液)；②第二金属氧化物半导体层5为IZO、IGZO、ZnO或ZnON，第一金属氧化物半导体层4采用ITZO、IGZTO或IGZXO，因酸系刻蚀液较难刻蚀第一金属氧化物半导体层4，所以对应的刻蚀液可以选择Al刻蚀液(目前产线量产使用的对Al进行刻蚀的刻蚀液)。
步骤2、如图2所示，对第一金属氧化物半导体层4和第二金属氧化物半导体层5进行构图，形成有源区图形；
该步骤可以选择对第一金属氧化物半导体层4和第二金属氧化物半导体层5都具有较高刻蚀速率的刻蚀液对第一金属氧化物半导体层4和第二金属氧化物半导体层5进行刻蚀，比如H2SO4刻蚀液、HNO3刻蚀液、H2O刻蚀液等，还有量产使用的ITO刻蚀液。
步骤3、如图3所示，在经过步骤2的衬底基板1上沉积源漏金属层6；
具体地，可以在完成步骤2的衬底基板1上采用磁控溅射、热蒸发或其它成膜方法沉积一层厚度约为的源漏金属层6，源漏金属层可以是Cu，Al，Ag，Mo，Cr，Nd，Ni，Mn，Ti，Ta，W等金属以及这些金属的合金。源漏金属层6可以是单层结构或者多层结构，多层结构比如Cu\Mo，Ti\Cu\Ti，Mo\Al\Mo等。
步骤4、如图5所示，对源漏金属层6进行构图，形成薄膜晶体管的源电极7和漏电极8；
具体地，在源漏金属层上涂覆光刻胶，对所述光刻胶进行曝光，形成光刻胶保留区域和光刻胶未保留区域，其中，所述光刻胶保留区域对应薄膜晶体管的源电极和漏电极所在区域，光刻胶未保留区域对应除薄膜晶体管的源电极和漏电极之外的其他区域；利用另一种刻蚀液对源漏金属层进行刻蚀，去除光刻胶未保留区域的源漏金属层，形成薄膜晶体管的源电极7和漏电极8；对源漏金属层进行刻蚀的刻蚀液能够刻蚀掉源漏金属层，但是对第二金属氧化物半导体层进行刻蚀的速率很慢或者基本不能刻蚀第二金属氧化物半导体层。
步骤5、如图4所示，对未被薄膜晶体管的源电极7和漏电极8覆盖的第二金属氧化物半导体层5进行刻蚀，形成薄膜晶体管的有源层。
该步骤中所使用的特定刻蚀液对第二金属氧化物半导体层进行刻蚀的速率远大于对第一金属氧化物半导体层进行刻蚀的速率，这样在利用该特定的刻蚀液对第二金属氧化物半导体层进行刻蚀的同时，第一金属氧化物半导体层因为被刻蚀的速率慢，得以保留。这样就能避免残留的源漏金属层离子留在第一金属氧化物半导体层(有源层的主体结构)上，影响薄膜晶体管的特性；同时，由于特定刻蚀液对第二金属氧化物半导体层进行刻蚀的速率大于特定刻蚀液对第一金属氧化物半导体层进行刻蚀的速率，在利用特定刻蚀液对第二金属氧化物半导体层进行刻蚀时，第二金属氧化物半导体层会比较容易被刻蚀掉，能够缩短刻蚀时间，第一金属氧化物半导体层不容易被刻蚀掉，可以减小特定刻蚀液对背沟道的损伤，提高薄膜晶体管的稳定性。
经过上述步骤即可制作得到本实施例的薄膜晶体管，之后如图6所示，再在形成有薄膜晶体管的衬底基板1上形成钝化层9和像素电极10，即可得到显示基板。
实施例四
本实施例还提供了一种薄膜晶体管，采用如上所述的制作方法制作得到，所述薄膜晶体管的有源层包括第一金属氧化物半导体层、位于所述第一金属氧化物半导体层与漏电极之间的第二金属氧化物半导体层、位于所述第一金属氧化物半导体层与源电极之间的第二金属氧化物半导体层，其中，所述第二金属氧化物半导体层被预设刻蚀液刻蚀的速率大于所述第一金属氧化物半导体层被预设刻蚀液刻蚀的速率。
本实施例中，金属氧化物半导体图形包括层叠设置的第一金属氧化物半导体层和第二金属氧化物半导体层，第二金属氧化物半导体层位于第一金属氧化物半导体层的上方，在形成薄膜晶体管的源电极和漏电极时或者在形成薄膜晶体管的源电极和漏电极后，可以把源电极和漏电极之间的第二金属氧化物半导体层完全刻蚀掉，这样就能避免残留的导电离子留在第一金属氧化物半导体层(有源层的主体结构)上，影响薄膜晶体管的特性；同时，由于第一刻蚀液对第二金属氧化物半导体层进行刻蚀的速率大于第一刻蚀液对第一金属氧化物半导体层进行刻蚀的速率，在利用第一刻蚀液对第二金属氧化物半导体层进行刻蚀时，第二金属氧化物半导体层会比较容易被刻蚀掉，能够缩短刻蚀时间，第一金属氧化物半导体层不容易被刻蚀掉，可以减小第一刻蚀液对背沟道的损伤，提高薄膜晶体管的稳定性。
实施例五
本实施例还提供了一种显示基板，包括如上所述的薄膜晶体管。
实施例六
本实施例还提供了一种显示装置，包括如上所述的显示基板。所述显示装置可以为：液晶电视、液晶显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件，其中，所述显示装置还包括柔性电路板、印刷电路板和背板。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (11)

1.一种薄膜晶体管的制作方法，其特征在于，包括：
形成金属氧化物半导体图形，所述金属氧化物半导体图形包括层叠设置的第一金属氧化物半导体层和第二金属氧化物半导体层，所述第二金属氧化物半导体层位于所述第一金属氧化物半导体层的上方；
在所述金属氧化物半导体图形上沉积源漏金属层，对所述源漏金属层和所述第二金属氧化物半导体层进行刻蚀，形成薄膜晶体管的源电极、漏电极和有源层，其中，所述有源层为利用第一刻蚀液去除所述源电极和所述漏电极之间的所述第二金属氧化物半导体层后得到，所述第一刻蚀液对所述第二金属氧化物半导体层进行刻蚀的速率大于所述第一刻蚀液对所述第一金属氧化物半导体层进行刻蚀的速率。
2.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，所述第一刻蚀液对所述第二金属氧化物半导体层进行刻蚀的速率与所述第一刻蚀液对所述第一金属氧化物半导体层进行刻蚀的速率的比值不小于10。
3.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，所述在所述金属氧化物半导体图形上沉积源漏金属层，对所述源漏金属层和所述第二金属氧化物半导体层进行刻蚀，形成薄膜晶体管的源电极、漏电极和有源层包括：
在所述金属氧化物半导体图形上方沉积源漏金属层；
在所述源漏金属层上涂覆光刻胶，对所述光刻胶进行曝光，显影后形成光刻胶保留区域和光刻胶未保留区域，其中，所述光刻胶保留区域对应薄膜晶体管的源电极和漏电极所在区域，光刻胶未保留区域对应除薄膜晶体管的源电极和漏电极之外的其他区域；
利用第一刻蚀液对所述源漏金属层和所述第二金属氧化物半导体层进行刻蚀，去除光刻胶未保留区域的源漏金属层和第二金属氧化物半导体层，形成薄膜晶体管的源电极、漏电极和有源层，所述有源层包括所述第一金属氧化物半导体层、位于所述第一金属氧化物半导体层与所述漏电极之间的第二金属氧化物半导体层、位于所述第一金属氧化物半导体层与所述源电极之间的第二金属氧化物半导体层。
4.根据权利要求3所述的薄膜晶体管的制作方法，其特征在于，
所述第二金属氧化物半导体层采用ZnO、ZnON或IZO，所述第一金属氧化物半导体层采用IGZO，所述第一刻蚀液采用H2O2刻蚀液；或
所述第二金属氧化物半导体层采用ZnO、ZnON、IZO或IGZO，所述第一金属氧化物半导体层采用ITZO、IGZTO或IGZXO，所述第一刻蚀液采用Al刻蚀液。
5.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，所述在所述金属氧化物半导体图形上沉积源漏金属层，对所述源漏金属层和所述第二金属氧化物半导体层进行刻蚀，形成薄膜晶体管的源电极、漏电极和有源层包括：
在所述金属氧化物半导体图形上方沉积源漏金属层；
在所述源漏金属层上涂覆光刻胶，对所述光刻胶进行曝光，形成光刻胶保留区域和光刻胶未保留区域，其中，所述光刻胶保留区域对应薄膜晶体管的源电极和漏电极所在区域，光刻胶未保留区域对应除薄膜晶体管的源电极和漏电极之外的其他区域；
利用第二刻蚀液对所述源漏金属层进行刻蚀，去除光刻胶未保留区域的源漏金属层，形成薄膜晶体管的源电极和漏电极；
利用第一刻蚀液对所述源电极和所述漏电极之间的所述第二金属氧化物半导体层进行刻蚀，去除所述源电极和所述漏电极之间的所述第二金属氧化物半导体层，形成薄膜晶体管的有源层，所述有源层包括所述第一金属氧化物半导体层、位于所述第一金属氧化物半导体层与所述漏电极之间的第二金属氧化物半导体层、位于所述第一金属氧化物半导体层与所述源电极之间的第二金属氧化物半导体层。
6.根据权利要求5所述的薄膜晶体管的制作方法，其特征在于，
所述第二金属氧化物半导体层采用ZnO、ZnON或IZO，所述第一金属氧化物半导体层采用IGZO，所述第一刻蚀液采用H2O2刻蚀液；或
所述第二金属氧化物半导体层采用ZnO、ZnON、IZO或IGZO，所述第一金属氧化物半导体层采用ITZO、IGZTO或IGZXO，所述第一刻蚀液采用Al刻蚀液；
所述源漏金属层包括Cu时，所述第二刻蚀液为H2O2刻蚀液；或
所述源漏金属层包括Mo或Al、AlNd时，所述第二刻蚀液为Mo刻蚀药液。
7.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，所述形成金属氧化物半导体图形的步骤之前，所述制作方法还包括：
提供一衬底基板；
在所述衬底基板上形成薄膜晶体管的栅电极；
在形成有所述栅电极的衬底基板上形成栅绝缘层，所述金属氧化物半导体图形形成在所述栅绝缘层上。
8.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，所述形成薄膜晶体管的源电极、漏电极和有源层的步骤之后，所述制作方法还包括：
形成覆盖所述源电极、所述漏电极和所述有源层的栅绝缘层；
在所述栅绝缘层上形成薄膜晶体管的栅电极。
9.一种薄膜晶体管，其特征在于，采用如权利要求1-8中任一项所述的制作方法制作得到，所述薄膜晶体管的有源层包括第一金属氧化物半导体层、位于所述第一金属氧化物半导体层与漏电极之间的第二金属氧化物半导体层、位于所述第一金属氧化物半导体层与源电极之间的第二金属氧化物半导体层，其中，所述第二金属氧化物半导体层被预设刻蚀液刻蚀的速率大于所述第一金属氧化物半导体层被预设刻蚀液刻蚀的速率。
10.一种显示基板，其特征在于，包括如权利要求9所述的薄膜晶体管。
11.一种显示装置，其特征在于，包括如权利要求10所述的显示基板。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107146771A (zh) * 2017-07-05 2017-09-08 深圳市华星光电技术有限公司 阵列基板的制作方法
CN107946366A (zh) * 2017-11-06 2018-04-20 深圳市华星光电技术有限公司 一种薄膜晶体管、阵列基板及阵列基板的制备方法
WO2018113214A1 (zh) * 2016-12-23 2018-06-28 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板、显示装置
CN109742150A (zh) * 2018-12-25 2019-05-10 惠科股份有限公司 一种阵列基板及其制造方法和显示面板
CN110120426A (zh) * 2018-02-07 2019-08-13 南京中电熊猫平板显示科技有限公司 一种薄膜晶体管的制造方法及薄膜晶体管
CN116799016A (zh) * 2023-07-28 2023-09-22 惠科股份有限公司 阵列基板及其制作方法和显示面板

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818856B2 (en) * 2017-05-18 2020-10-27 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Method for fabricating thin film transistor, method for fabricating array substrate, and a display apparatus
US11211501B2 (en) * 2019-07-19 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010049197A1 (en) * 2000-06-05 2001-12-06 Shunpei Yamazaki Method of fabricating a light emitting device
CN102569414A (zh) * 2010-12-20 2012-07-11 佳能株式会社 沟道刻蚀型薄膜晶体管及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101540341B1 (ko) * 2008-10-17 2015-07-30 삼성전자주식회사 패널 구조체, 패널 구조체를 포함하는 표시장치 및 이들의 제조방법
JP5361651B2 (ja) * 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8492756B2 (en) * 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN103337462B (zh) * 2013-06-13 2017-03-22 北京大学深圳研究生院 一种薄膜晶体管的制备方法
CN205810822U (zh) * 2016-06-15 2016-12-14 中华映管股份有限公司 薄膜晶体管及显示面板
CN106784014A (zh) * 2016-12-23 2017-05-31 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板、显示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010049197A1 (en) * 2000-06-05 2001-12-06 Shunpei Yamazaki Method of fabricating a light emitting device
CN102569414A (zh) * 2010-12-20 2012-07-11 佳能株式会社 沟道刻蚀型薄膜晶体管及其制造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018113214A1 (zh) * 2016-12-23 2018-06-28 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板、显示装置
US10615284B2 (en) 2016-12-23 2020-04-07 Boe Technology Group Co., Ltd. Thin film transistor and method for fabricating the same, display substrate, display apparatus
CN107146771A (zh) * 2017-07-05 2017-09-08 深圳市华星光电技术有限公司 阵列基板的制作方法
WO2019006821A1 (zh) * 2017-07-05 2019-01-10 深圳市华星光电技术有限公司 阵列基板的制作方法
CN107946366A (zh) * 2017-11-06 2018-04-20 深圳市华星光电技术有限公司 一种薄膜晶体管、阵列基板及阵列基板的制备方法
CN110120426A (zh) * 2018-02-07 2019-08-13 南京中电熊猫平板显示科技有限公司 一种薄膜晶体管的制造方法及薄膜晶体管
CN110120426B (zh) * 2018-02-07 2023-01-10 南京京东方显示技术有限公司 一种薄膜晶体管的制造方法及薄膜晶体管
CN109742150A (zh) * 2018-12-25 2019-05-10 惠科股份有限公司 一种阵列基板及其制造方法和显示面板
CN116799016A (zh) * 2023-07-28 2023-09-22 惠科股份有限公司 阵列基板及其制作方法和显示面板

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