CN106783951B - 一种半导体器件及其形成方法 - Google Patents
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Abstract
本申请提供了一种半导体器件和该器件的形成方法，在形成伪栅区的所述第二沟槽内填充介质材料，取代了现有技术中伪栅结构中的栅极材料和隔离层，避免了现有技术中伪栅结构中的栅极材料、隔离层和集电极之间形成电容，进而造成所述半导体器件的输入电容变大，影响所述半导体器件的响应速度，从而提高了所述半导体器件的响应速度。
Description
技术领域
本申请涉及半导体技术领域，特别涉及一种半导体器件及其形成方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，简称IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和电力晶体管(即巨型晶体管，简称GTR)的低导通压降两方面的优点，从而被广泛应用到各个领域。
现有技术中IGBT器件结构如图1所示，包括：半导体衬底100，半导体衬底100自下而上依次设置有集电区101、漂移区102、电荷聚集层103、和基区104；其中，半导体衬底100上表面设有贯穿所述基区104和电荷聚集层103的栅区和伪栅区，伪栅区位于栅区侧边的预设位置，栅区包括多晶硅层111以及包裹在多晶硅层111外侧的隔离层112和113，伪栅区包括多晶硅层121和位于多晶硅层121与半导体衬底100之间的隔离层122；以及，位于半导体衬底100的上表面内的发射区105；覆盖所述半导体衬底上表面的发射极106和覆盖所述半导体衬底下表面的集电极107。
通过在栅区的侧边设置伪栅区，能够屏蔽位于伪栅区背离栅区一侧的基区104内的电场对栅区的影响，进而有效改善电场分布，提高器件的耐压。
然而，此种结构的IGBT器件，器件响应速度慢。
发明内容
为解决上述技术问题，本申请实施例提供一种半导体器件及其形成方法，提高了器件响应速度。
为解决上述问题，本发明实施例提供了如下技术方案：
一种半导体器件，包括：
半导体衬底，所述半导体衬底包括第一表面和与所述第一表面相对的第二表面，所述第一表面和所述第二表面之间包括第一导电类型的漂移区，所述漂移区和所述第一表面之间包括第二导电类型的基区，所述漂移区和所述第二表面之间包括第二导电类型的集电区；
所述半导体衬底的第一表面内设有贯穿所述基区的多个第一沟槽和第二沟槽，所述第一沟槽内包括栅极材料和位于所述栅极材料与所述半导体衬底之间的隔离层；所述第二沟槽内填充介质材料；
所述半导体衬底的第一表面内设有与所述第一沟槽对应的多个第一导电类型的发射区，所述发射区与所述第一沟槽的隔离层相接；
所述半导体衬底第一表面上设有发射极和栅电极，所述发射极与所述发射区电连接，所述栅电极与所述栅极材料电连接；
所述半导体衬底第二表面上设有集电极，所述集电极与所述集电区电连接。
优选的，所述第一沟槽的开口尺寸大于所述第二沟槽的开口尺寸。
优选的，所述介质材料为介电常数K小于或等于11.9的材料。
优选的，所述介质材料为二氧化硅、氮化硅、氮氧化硅，或，介电常数K小于或等于3.9的材料。
优选的，以相邻2个所述第一沟槽为第一沟槽组，预设个数的第二沟槽位于所述第一沟槽组的一侧的预设位置；
所述发射区与所述第一沟槽一一对应设置，且所述发射区位于相邻2个第一沟槽之间。
优选的，所述预设个数的第二沟槽中，至少1个所述第二沟槽内的介质材料接地。
优选的，所述预设个数为至少2个。
优选的，所述预设个数的第二沟槽中，以相邻2个第二沟槽之间的基区为第一基区，至少1个所述第一基区接地。
一种半导体器件的形成方法，包括：
提供半导体衬底，所述半导体衬底包括第一表面和与所述第一表面相对的第二表面，所述第一表面和所述第二表面之间包括第一导电类型的漂移区，所述漂移区和所述第一表面之间包括第二导电类型的基区，所述漂移区和所述第二表面之间包括第二导电类型的集电区；
在所述半导体衬底的第一表面形成贯穿所述基区的多个第一沟槽和第二沟槽；
在所述第二沟槽内填充介质材料；
在所述第一沟槽内形成隔离层和栅极材料，所述隔离层位于所述栅极材料与所述半导体衬底之间；
在所述半导体衬底的第一表面内形成与所述第一沟槽对应的多个第一导电类型的发射区，所述发射区与所述第一沟槽的隔离层相接；
所述半导体衬底第一表面上形成发射极和栅电极，所述发射极与所述发射区电连接，所述栅电极与所述栅极材料电连接；
所述半导体衬底第二表面上形成集电极，所述集电极与所述集电区电连接。
优选的，所述第一沟槽的开口尺寸大于所述第二沟槽的开口尺寸。
优选的，所述在所述第二沟槽内填充介质材料，包括：
在所述半导体衬底的第一表面淀积介质材料至所述第二沟槽完全填充介质材料；
刻蚀所述第一表面上的介质材料至完全去除所述第一沟槽内的介质材料。
优选的，所述在所述半导体衬底的第一表面形成贯穿所述基区的多个第一沟槽和第二沟槽，其中，相邻2个第一沟槽为第一沟槽组，预设个数的第二沟槽位于所述第一沟槽组的一侧的预设位置；
所述在所述半导体衬底的第一表面内形成与所述第一沟槽对应的多个第一导电类型的发射区，其中，所述发射区与所述第一沟槽一一对应设置，且所述发射区位于相邻2个第一沟槽之间。
优选的，还包括：
将所述预设个数的第二沟槽中的至少1个第二沟槽内的介质材料接地。
优选的，还包括：
所述预设个数为至少2个，所述预设个数的第二沟槽中，以相邻2个第二沟槽之间的基区为第一基区；
将至少1个所述第一基区接地。
与现有技术相比，本发明的有益效果为：
由于本发明半导体器件和该器件的形成方法，在形成伪栅区的所述第二沟槽内填充介质材料，取代了现有技术中伪栅结构中的栅极材料和隔离层，避免了现有技术中伪栅结构中的栅极材料、隔离层和集电极之间形成电容，进而造成所述半导体器件的输入电容变大，影响所述半导体器件的响应速度，从而提高了所述半导体器件的响应速度。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术IGBT器件剖面结构示意图；
图2是本发明实施例一提供的半导体器件剖面结构示意图；
图3是本发明实施例二提供的半导体器件剖面结构示意图；
图4是本发明实施例三提供的半导体器件形成方法的流程图；
图5～图7是本发明实施例三提供IGBT器件的剖面结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
如背景技术所述，现有技术中IGBT器件通过在栅区侧边的预设位置设置伪栅区，能够屏蔽位于伪栅区背离栅区一侧的基区104内的电场对栅区的影响，进而有效改善电场分布，提高器件的耐压。
然而，发明人发送，此种结构的IGBT器件，器件响应速度慢。这是由于，伪栅结构中，通常包括栅极材料(如重掺杂多晶硅)和隔离层，而该伪栅结构中的栅极材料、隔离层会与该器件的集电极之间形成电容，该电容在器件工作过程中贡献给输入电容，从而造成半导体器件的输入电容变大，影响所述半导体器件的响应速度，进而提高了导体器件的响应速度。
有鉴于此，本发明提供一种半导体器件，包括：
半导体衬底，所述半导体衬底包括第一表面和与所述第一表面相对的第二表面，所述第一表面和所述第二表面之间包括第一导电类型的漂移区，所述漂移区和所述第一表面之间包括第二导电类型的基区，所述漂移区和所述第二表面之间包括第二导电类型的集电区；
所述半导体衬底的第一表面内设有贯穿所述基区的多个第一沟槽和第二沟槽，所述第一沟槽内包括栅极材料和位于所述栅极材料与所述半导体衬底之间的隔离层；所述第二沟槽内填充介质材料；
所述半导体衬底的第一表面内设有与所述第一沟槽对应的多个第一导电类型的发射区，所述发射区与所述第一沟槽的隔离层相接；
所述半导体衬底第一表面上设有发射极和栅电极，所述发射极与所述发射区电连接，所述栅电极与所述栅极材料电连接；
所述半导体衬底第二表面上设有集电极，所述集电极与所述集电区电连接。
具体的，本发明的半导体衬底，可以为硅衬底、锗衬底等，以本领域能够实现对应的功能即可，本发明在此不做具体的限定。并且，半导体衬底的第一导电类型可以为P型或者N型中的任意一种，第二导电类型为与第一导电类型极性相反的另一种导电类型。具体的，所述第一导电类型为N型时，所述第二导电类型为P型；所述第一导电类型为P型时，所述第二导电类型为N型。
其中，在本发明的半导体衬底中，除上述结构外，还可以包括缓冲层、电荷聚集层等功能层，以进一步提高器件的电学性能。
并且，在所述半导体衬底的第一表面内，且贯穿所述基区的多个第一沟槽用于形成栅区，贯穿所述基区的多个第二沟槽用于形成伪栅区。在半导体器件中，通常包括多个元胞，多个元胞包括同样的结构，从而形成具有同一特性的半导体器件。因此，半导体器件中，不同的元胞结构会形成不同结构的半导体器件。在本申请发明实施例中，可以包括两种结构类型的半导体器件，从元胞的结构上看，一种是由一个栅区构成的栅极，发射区位于该栅区的两侧，一种是由两个栅区构成的栅极，与栅区分别相接的两个发射区位于两个栅区之间。在本申请的实施例中，将具体介绍这两种结构。
由于本发明在用于形成伪栅区的所述第二沟槽内填充介质材料，取代了现有技术中伪栅结构中的栅极材料和隔离层，避免了现有技术中伪栅结构中的栅极材料、隔离层和集电极之间形成电容，进而造成所述半导体器件的输入电容变大，影响所述半导体器件的响应速度，从而提高了所述半导体器件的响应速度。
以上是本发明的中心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
本实施例提供一种半导体器件，请参考图2，图2为本发明实施例的半导体器件的剖面结构示意图，包括：
半导体衬底200，所述半导体衬底200包括第一表面和与所述第一表面相对的第二表面，其中，图2中以所述第一表面为上表面，所述第二表面为下表面。所述第一表面和所述第二表面之间包括第一导电类型的漂移区202，所述漂移区202和所述第一表面之间包括第二导电类型的基区204，所述漂移区202和所述第二表面之间包括第二导电类型的集电区201；
具体的，在本实施例中，所述漂移区202和所述基区204之间还包括第一导电类型的电荷聚集层203，所述漂移区202和所述集电区201之间还包括第一导电类型的缓冲区208，以进一步提高器件的电学性能。
在本发明的实施例中，所述半导体衬底为硅衬底，第一导电类型为N型，第二导电类型为P型。其中，所述N型离子包括磷离子、砷离子、锑离子等，所述P型离子包括硼离子等。所述漂移区202、电荷聚集层203和缓冲区208的材料为掺杂有N型的离子的单晶硅，例如掺杂有磷离子；所述基区204和所述集电区201的材料为掺杂有P型的离子的单晶硅，例如掺杂有硼离子。
所述半导体衬底200的第一表面内设有贯穿所述基区的多个第一沟槽210和第二沟槽220。所述第一沟槽用于形成栅区，所述第二沟槽用于形成伪栅区。在本实施例中，所述第一沟槽的开口尺寸大于所述第二沟槽的开口尺寸。所述开口尺寸，指的是所述沟槽的横截面(垂直于纸面)的尺寸。通过设置第一沟槽的开口尺寸大于所述第二沟槽的开口尺寸，可以缩小器件的尺寸，同时，易于工艺上的具体操作。
在本实施例中图2中，为一个元胞的结构图。所述第一沟槽210内包括栅极材料211和位于所述栅极材料211与所述半导体衬底之间的隔离层212；其中，本实施例中的所述栅极材料上覆盖有绝缘层213，以与发射极206绝缘。具体的，隔离层212可以为氧化硅，可以通过热氧化法生成。所述栅极材料211可以为多晶硅，所述栅极材料可以通过沉积的方法形成。绝缘层213可以为氧化硅，可以通过对所述栅极进行热氧化法形成。
所述第二沟槽220内填充介质材料221，具体的，所述第二沟槽内填充的介质材料可以为二氧化硅。在本发明的其他实施例中，所述介质材料可以为介电常数K小于或等于11.9的材料，具体的，所述介质材料为二氧化硅、氮化硅、氮氧化硅，或，介电常数K小于或等于3.9的材料(低K材料)等。
进一步的，本实施例中半导体衬底200的第一表面内设有与所述第一沟槽210对应的多个第一导电类型的发射区205，所述发射区与所述第一沟槽内的隔离层相接。具体的，本实施例中的一个元胞内，由一个栅区构成栅极，一个栅极对应两个发射区205，两个发射区205分别位于该栅区的两侧。所述发射区205的材料为掺杂有N型的单晶硅，例如掺杂有砷离子、磷离子。
在本实施例中，半导体衬底200第一表面上还设有发射极和栅电极，所述发射极206与所述发射区205电连接，所述栅电极214与所述栅极材料211电连接；所述半导体衬底200第二表面上设有集电极207，所述集电极207与所述集电区201电连接。
所述发射极206和所述集电极207为金属电极，可以通过溅射、沉积金属材料形成。所述发射极与所述发射区直接接触，形成电连接；所述集电极与所述集电区201直接接触，形成电连接。其中，本实施例中所述发射极完全覆盖半导体衬底200的第一表面，从而保护半导体衬底200，隔绝外界空气或水分，避免外界空气或水分对半导体衬底200的侵蚀。
由于本发明半导体器件中，在形成伪栅区的所述第二沟槽内填充介质材料，取代了现有技术中伪栅结构中的栅极材料和隔离层，避免了现有技术中伪栅结构中的栅极材料、隔离层和集电极之间形成电容，进而造成所述半导体器件的输入电容变大，影响所述半导体器件的响应速度，从而提高了所述半导体器件的响应速度。
实施例二
本实施例提供一种半导体器件，请参考图3，图3为本发明实施例的半导体器件的剖面结构示意图。
在本实施例中，所述半导体器件包括：
半导体衬底300，所述半导体衬底300包括第一表面和与所述第一表面相对的第二表面，在图3中，所述第一表面为所述半导体衬底的上表面，所述第二表面为所述半导体衬底的下表面。所述第一表面和所述第二表面之间包括第一导电类型的漂移区302，所述漂移区和所述第一表面之间包括第二导电类型的基区304，所述漂移区和所述第二表面之间包括第二导电类型的集电区301；
具体的，在本实施例中，所述漂移区302和所述基区304之间还包括第一导电类型的电荷聚集层303，所述漂移区302和所述集电区301之间还包括第一导电类型的缓冲区308，以进一步提高器件的电学性能。
在本发明的实施例中，所述半导体衬底为硅衬底，第一导电类型为N型，第二导电类型为P型。其中，所述N型离子包括磷离子、砷离子、锑离子等，所述P型离子包括硼离子等。所述漂移区302、电荷聚集层303和缓冲区308的材料为掺杂有N型的离子的单晶硅，例如掺杂有磷离子；所述基区304和所述集电区301的材料为掺杂有P型的离子的单晶硅，例如掺杂有硼离子。
所述半导体衬底300的第一表面内设有贯穿所述基区的多个第一沟槽310和第二沟槽320。所述第一沟槽用于形成栅区，所述第二沟槽用于形成伪栅区。在本实施例中，所述第一沟槽的开口尺寸大于所述第二沟槽的开口尺寸。通过设置第一沟槽的开口尺寸大于所述第二沟槽的开口尺寸，可以缩小器件的尺寸，同时易于工艺上的具体操作。具体的，在本实施例中，所述第一沟槽的开口尺寸是所述第二沟槽开口尺寸的1.2～3倍。
其中，图3为本实施例中半导体器件的一个元胞的结构图，该种结构由两个栅区构成的栅极，与栅区分别相接的两个发射区位于两个栅区之间。具体的，本实施例中以相邻2个第一沟槽为第一沟槽组，预设个数的第二沟槽位于所述第一沟槽组的一侧的预设位置；具体的，所述预设个数为至少2个，在本实施例中，所述预设个数为4个。本领域技术人员还可以根据实际需求将第二沟槽的预设个数设置为1个、3个、5个或者更多。所述预设位置为所述第一沟槽组的一侧且距离所述第一沟槽组预设距离的位置。需要说明的是，所述第二沟槽不能设置在所述第一沟槽组的2个第一沟槽之间。
所述第一沟槽310内包括栅极材料311和位于所述栅极材料311与所述半导体衬底之间的隔离层312；具体的，隔离层312可以为氧化硅，可以通过热氧化法生成。所述栅极材料311可以为多晶硅，所述栅极材料可以通过沉积的方法形成。
所述第二沟槽320内填充介质材料321，具体的，所述第二沟槽内填充的介质材料可以为二氧化硅。在本发明的其他实施例中，所述介质材料还可以为低介电常数材料，具体的，所述低介电常数材料为介电常数K小于所述半导体衬底材料。如，二氧化硅等。
进一步的，本实施例中半导体衬底300的第一表面内设有与所述第一沟槽310对应的多个第一导电类型的发射区305，所述发射区与所述第一沟槽内的隔离层相接。具体的，本实施例中的一个元胞内，所述发射区305与所述第一沟槽310一一对应设置，且所述发射区305位于相邻2个第一沟槽之间。所述发射区305的材料为掺杂有N型的单晶硅，例如掺杂有砷离子或磷离子。
在本发明的另一实施例中，所述预设个数的第二沟槽中，至少1个所述第二沟槽内的介质材料接地。具体的，在该实施例中，将其中的2个第二沟槽接地。其中，将所述第二沟槽内的介质材料接地，有利于进一步减少输入电容，提升开关速率。
进一步的，在本发明的又一实施例中，所述预设个数的第二沟槽中，以相邻2个第二沟槽之间的基区为第一基区309，至少1个所述第一基区接地。具体的，在该实施例中，将其中的2个第一基区接地。将所述第一基区接地，有利于关断时载流子的抽取，进一步提升开关速率。
在本实施例中，所述预设个数的第二沟槽中，至少1个所述第二沟槽内的介质材料与所述发射极306电连接；以相邻2个第二沟槽之间的基区为第一基区309，至少1个所述第一基区与所述发射极306电连接并接地，进而有利于关断时载流子的抽取，进一步提升开关速率。
在本实施例中，半导体衬底300第一表面上还设有发射极和栅电极，所述发射极306与所述发射区305电连接，所述栅电极313与所述栅极材料311电连接；所述半导体衬底300第二表面上设有集电极307，所述集电极307与所述集电区301电连接。
所述发射极306、栅电极313和所述集电极307为金属电极，可以通过溅射、沉积金属材料形成。所述发射极与所述发射区直接接触，形成电连接；栅电极313与所述栅极材料311直接接触，形成电连接；所述集电极307与所述集电区301直接接触，形成电连接。其中，本实施例中半导体衬底300的第一表面，还设置有覆盖所述第一表面，且暴露所述栅电极和发射极的绝缘层330，从而保护半导体衬底300，隔绝外界空气或水分，避免外界空气或水分对半导体衬底300的侵蚀。
由于本发明半导体器件中，在形成伪栅区的所述第二沟槽内填充介质材料，取代了现有技术中伪栅结构中的栅极材料和隔离层，避免了现有技术中伪栅结构中的栅极材料、隔离层和集电极之间形成电容，进而造成所述半导体器件的输入电容变大，影响所述半导体器件的响应速度，从而提高了所述半导体器件的响应速度。
实施例三
本实施例提供了一种半导体器件的形成方法，如图4所示，为本实施例中半导体器件形成方法的流程图，包括：
步骤101：提供半导体衬底，所述半导体衬底包括第一表面和与所述第一表面相对的第二表面，所述第一表面和所述第二表面之间包括第一导电类型的漂移区，所述漂移区和所述第一表面之间包括第二导电类型的基区，所述漂移区和所述第二表面之间包括第二导电类型的集电区；
步骤102：在所述半导体衬底的第一表面形成贯穿所述基区的多个第一沟槽和第二沟槽；
步骤103：在所述第二沟槽内填充介质材料；
步骤104：在所述第一沟槽内形成隔离层和栅极材料，所述隔离层位于所述栅极材料与所述半导体衬底之间；
步骤105：在所述半导体衬底的第一表面内形成与所述第一沟槽对应的多个第一导电类型的发射区，所述发射区与所述第一沟槽的隔离层相接；
步骤106：所述半导体衬底第一表面上形成发射极和栅电极，所述发射极与所述发射区电连接，所述栅电极与所述栅极材料电连接；
步骤107：所述半导体衬底第二表面上形成集电极，所述集电极与所述集电区电连接。
图5～图7示出了本发明实施例的IGBT器件的剖面结构示意图。
执行步骤101，如图5所示，提供半导体衬底，所述半导体衬底400包括第一表面和与所述第一表面相对的第二表面，其中，图5中以所述第一表面为上表面，所述第二表面为下表面。所述第一表面和所述第二表面之间包括第一导电类型的漂移区402，所述漂移区402和所述第一表面之间包括第二导电类型的基区404，所述漂移区402和所述第二表面之间包括第二导电类型的集电区401。
所述半导体衬底可以为硅衬底，也可以为碳化硅衬底。在本实施例中，所述半导体衬底为硅衬底。
并且，在本实施例中，所述漂移区402和所述基区404之间还包括第一导电类型的电荷聚集层403，所述漂移区402和所述集电区401之间还包括第一导电类型的缓冲区408，以进一步提高器件的电学性能。
具体的，所述半导体衬底为具有第一导电类型的离子的硅衬底，在本实施例中，所述半导体衬底为具有N型离子的硅衬底。
具体的，可以通过离子注入的方式对本申请的硅衬底进行逐层注入，以形成对应的功能层。
执行步骤102，如图6所示，在所述半导体衬底的第一表面形成贯穿所述基区的多个第一沟槽410和第二沟槽420；
所述第一沟槽用于形成栅区，所述第二沟槽用于形成伪栅区。具体的，根据预设的结构形成对应的沟槽结构，以本发明的实施例2中的沟槽结构为例，该种结构由两个栅区构成的栅极，与栅区分别相接的两个发射区位于两个栅区之间。具体的，本实施例中以相邻2个第一沟槽为第一沟槽组，预设个数的第二沟槽位于所述第一沟槽组的一侧的预设位置；具体的，所述预设个数为至少2个，在本实施例中，所述预设个数为4个。本领域技术人员还可以根据实际需求将第二沟槽的预设个数设置为1个、3个、5个或者更多。所述预设位置为所述第一沟槽组的一侧且距离所述第一沟槽组预设距离的位置。需要说明的是，所述第二沟槽不能设置在所述第一沟槽组的2个第一沟槽之间。
并且，在本实施例中，所述第一沟槽的开口尺寸大于所述第二沟槽的开口尺寸。通过设置第一沟槽的开口尺寸大于所述第二沟槽的开口尺寸，可以缩小器件的尺寸，同时易于工艺上的具体操作。
具体的，可以通过刻蚀的方式形成对应的沟槽。具体步骤如下：
步骤21，在所述半导体衬底的第一表面上形成图形化的掩膜，所述掩膜暴露预设位置的半导体衬底，所述预设位置为预设的用于形成第一沟槽和第二沟槽的位置。
步骤22，刻蚀所述半导体衬底，形成第一沟槽和第二沟槽。
步骤23，去除所述掩膜。
其中在所述半导体衬底上进行刻蚀，所述刻蚀深度大于所述基区的厚度。
执行步骤103，在所述第二沟槽内填充介质材料421。
所述第二沟槽内填充的介质材料可以为二氧化硅。在本发明的其他实施例中，所述介质材料还可以为低介电常数材料，具体的，所述低介电常数材料为介电常数K小于或等于11.9的材料。如，二氧化硅等。
具体的，可以包括如下步骤：
步骤31，在所述半导体衬底的第一表面淀积介质材料至所述第二沟槽完全填充介质材料；
步骤32，刻蚀所述第一表面上的介质材料至完全去除所述第一沟槽内的介质材料。
其中，在所述半导体衬底的第一表面进行介质材料的淀积，由于第一沟槽的开口尺寸大于第二沟槽的开口尺寸，因此，第二沟槽会先填充满，而第一沟槽则处于半空状态，接着，进行介质材料的刻蚀，由于介质材料已经完全填充第二沟槽，因此，位于第二沟槽内的介质材料的刻蚀速率远小于位于第一沟槽内的介质材料的刻蚀速率，进而使得第一沟槽内的介质材料易于被刻蚀。通过合理的控制刻蚀时间，可以刻蚀得到仅有第二沟槽完全被填充介质材料，而第一沟槽的介质材料被完全去除的结果。
可以看出，由于第一沟槽的开口尺寸大于第二沟槽的开口尺寸，使得本步骤在工艺上易于实现。
接着，执行步骤104，在所述第一沟槽内形成隔离层412和栅极材料411，所述隔离层位于所述栅极材料与所述半导体衬底之间。
所述第一沟槽410内包括栅极材料411和位于所述栅极材料411与所述半导体衬底之间的隔离层412；具体的，隔离层412可以为氧化硅，可以通过热氧化法生成。所述栅极材料411可以为多晶硅，所述栅极材料可以通过沉积的方法形成。
执行步骤105，在所述半导体衬底的第一表面内形成与所述第一沟槽对应的多个第一导电类型的发射区，所述发射区与所述第一沟槽的隔离层相接。
本实施例中半导体衬底400的第一表面内设有与所述第一沟槽410对应的多个第一导电类型的发射区405，所述发射区与所述第一沟槽内的隔离层相接。具体的，本实施例中的一个元胞内，所述发射区405与所述第一沟槽410一一对应设置，且所述发射区305位于相邻2个第一沟槽之间。所述发射区405的材料为掺杂有N型的单晶硅，例如掺杂有砷离子或磷离子。
具体的，可以通过离子注入的方式形成对应的发射区405。具体步骤如下：
步骤51，在所述半导体衬底的第一表面上形成图形化的掩膜，所述掩膜暴露预设位置的半导体衬底，所述预设位置为预设的用于形成发射区405的位置。
步骤52，对所述半导体衬底进行离子注入，形成所述发射区。
步骤53，去除所述掩膜。
其中在所述半导体衬底上进行离子注入，所述离子注入的深度小于所述基区的厚度。
接着，执行步骤106和步骤107，如图7所示，所述半导体衬底第一表面上形成发射极406和栅电极413，所述发射极与所述发射区电连接，所述栅电极与所述栅极材料电连接；所述半导体衬底第二表面上形成集电极407，所述集电极与所述集电区电连接。
在本实施例中，半导体衬底400第一表面上形成发射极和栅电极，所述发射极406与所述发射区405电连接，所述栅电极413与所述栅极材料411电连接；所述半导体衬底400第二表面上设有集电极407，所述集电极407与所述集电区401电连接。
所述发射极406、栅电极413和所述集电极407为金属电极，可以通过溅射、沉积金属材料形成。所述发射极与所述发射区直接接触，形成电连接；栅电极413与所述栅极材料411直接接触，形成电连接；所述集电极407与所述集电区401直接接触，形成电连接。其中，本实施例中半导体衬底400的第一表面，还设置有覆盖所述第一表面，且暴露所述栅电极和发射极的绝缘层430，从而保护半导体衬底400，隔绝外界空气或水分，避免外界空气或水分对半导体衬底400的侵蚀。
另外，在本实施例中，还可以包括：
步骤S108：将所述预设个数的第二沟槽中的至少1个第二沟槽内的介质材料接地。
具体的，在该实施例中，将其中的2个第二沟槽接地。其中，将所述第二沟槽内的介质材料接地，能够减小输入电容，提高所述半导体器件的响应速度。
步骤S109：所述预设个数为至少2个，所述预设个数的第二沟槽中，以相邻2个第二沟槽之间的基区为第一基区409；将至少1个所述第一基区接地。
具体的，在该本实施例中，将其中的2个第一基区接地。将所述第一基区接地，有利于关断时载流子的抽取，从而进一步提高器件的开关速率。
另外，在本实施例中，还可以包括：
步骤S110：形成覆盖所述第一表面的绝缘层430，所述绝缘层暴露所述栅电极413和发射极406。
所述绝缘层430用于保护半导体衬底300，隔绝外界空气或水分，避免外界空气或水分对半导体衬底300的侵蚀。
在本发明半导体器件的形成方法中，在形成伪栅区的所述第二沟槽内填充介质材料，取代了现有技术中伪栅结构中的栅极材料和隔离层，避免了现有技术中伪栅结构中的栅极材料、隔离层和集电极之间形成电容，进而造成所述半导体器件的输入电容变大，影响所述半导体器件的响应速度，从而提高了所述半导体器件的响应速度。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于装置类实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
为了描述的方便，描述以上装置时以功能分为各种单元分别描述。当然，在实施本发明时可以把各单元的功能在同一个或多个软件和/或硬件中实现。
以上对本申请所提供的技术方案进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (10)
1.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底包括第一表面和与所述第一表面相对的第二表面，所述第一表面和所述第二表面之间包括第一导电类型的漂移区，所述漂移区和所述第一表面之间包括第二导电类型的基区，所述漂移区和所述第二表面之间包括第二导电类型的集电区；
所述半导体衬底的第一表面内设有贯穿所述基区的多个第一沟槽和第二沟槽，所述第一沟槽内包括栅极材料和位于所述栅极材料与所述半导体衬底之间的隔离层，所述栅极材料为多晶硅；所述第二沟槽内填充介质材料；
所述半导体衬底的第一表面内设有与所述第一沟槽对应的多个第一导电类型的发射区，所述发射区与所述第一沟槽内的隔离层相接；
所述半导体衬底第一表面上设有发射极和栅电极，所述发射极与所述发射区电连接，所述栅电极与所述栅极材料电连接；
所述半导体衬底第二表面上设有集电极，所述集电极与所述集电区电连接；
其中，以相邻2个所述第一沟槽为第一沟槽组，预设个数的第二沟槽位于所述第一沟槽组的一侧的预设位置；
所述发射区与所述第一沟槽一一对应设置，且所述发射区位于相邻2个第一沟槽之间；
所述预设个数的第二沟槽中，至少1个所述第二沟槽内的介质材料接地。
2.根据权利要求1所述的器件，其特征在于，所述第一沟槽的开口尺寸大于所述第二沟槽的开口尺寸。
3.根据权利要求2所述的器件，其特征在于，所述介质材料为介电常数K小于或等于11.9的材料。
4.根据权利要求2所述的器件，其特征在于，所述介质材料为氮化硅、氮氧化硅，或，介电常数K小于或等于3.9的材料。
5.根据权利要求1所述的器件，其特征在于，所述预设个数为至少2个。
6.根据权利要求5所述的器件，其特征在于，所述预设个数的第二沟槽中，以相邻2个第二沟槽之间的基区为第一基区，至少1个所述第一基区接地。
7.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一表面和与所述第一表面相对的第二表面，所述第一表面和所述第二表面之间包括第一导电类型的漂移区，所述漂移区和所述第一表面之间包括第二导电类型的基区，所述漂移区和所述第二表面之间包括第二导电类型的集电区；
在所述半导体衬底的第一表面形成贯穿所述基区的多个第一沟槽和第二沟槽，其中，相邻2个第一沟槽为第一沟槽组，预设个数的第二沟槽位于所述第一沟槽组的一侧的预设位置；
所述在所述半导体衬底的第一表面内形成与所述第一沟槽对应的多个第一导电类型的发射区，其中，所述发射区与所述第一沟槽一一对应设置，且所述发射区位于相邻2个第一沟槽之间，将所述预设个数的第二沟槽中的至少1个第二沟槽内的介质材料接地；
在所述第二沟槽内填充介质材料；
在所述第一沟槽内形成隔离层和栅极材料，所述隔离层位于所述栅极材料与所述半导体衬底之间，所述栅极材料为多晶硅；
在所述半导体衬底的第一表面内形成与所述第一沟槽对应的多个第一导电类型的发射区，所述发射区与所述第一沟槽的隔离层相接；
所述半导体衬底第一表面上形成发射极和栅电极，所述发射极与所述发射区电连接，所述栅电极与所述栅极材料电连接；
所述半导体衬底第二表面上形成集电极，所述集电极与所述集电区电连接。
8.根据权利要求7所述的方法，其特征在于，所述第一沟槽的开口尺寸大于所述第二沟槽的开口尺寸。
9.根据权利要求8所述的方法，其特征在于，所述在所述第二沟槽内填充介质材料，包括：
在所述半导体衬底的第一表面淀积介质材料至所述第二沟槽完全填充介质材料；
刻蚀所述第一表面上的介质材料至完全去除所述第一沟槽内的介质材料。
10.根据权利要求7所述的方法，其特征在于，还包括：
所述预设个数为至少2个，所述预设个数的第二沟槽中，以相邻2个第二沟槽之间的基区为第一基区；
将至少1个所述第一基区接地。
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