CN106776397B - 存储器***及其操作方法 - Google Patents

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Abstract

一种存储器***，可以包括：控制器，其适于检查多个输入命令的优先级信息，将具有高优先级信息的输入命令作为第一命令存储在第一命令存储单元中，并且将具有低优先级信息的输入命令作为第二命令存储在第二命令存储单元中；以及一个或多个存储器装置，其适于响应于存储在第一或者第二命令存储单元中的输入命令而操作。

Description

存储器***及其操作方法
相关申请的交叉引用
本申请要求于2015年11月24日向韩国知识产权局提交的申请号为10-2015-0164550韩国专利申请的权益，其全文内容通过引用并入本文。
技术领域
本发明的示例性实施例涉及半导体设计技术，并且更具体地涉及一种能够有效管理由主机提供的多个命令的存储器***及其操作方法。
背景技术
计算机环境范式已经转变为可以随时随地使用的普适计算***。因此，便携式电子装置，诸如移动电话、数码相机以及笔记本电脑的使用已经快速增加。便携式电子装置通常采用具有用作主数据存储装置或辅助数据存储装置的一个或多个半导体存储器装置的存储器***。
因为半导体存储器装置不具有活动部件，所以其提供了优良的稳定性、持久性、高信息存取速度以及低功耗。半导体存储器装置公知的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
发明内容
各个实施例涉及一种能够使多个命令的执行优先的存储器***及其操作方法。
在一个实施例中，存储器***可以包括：控制器，其适于检查多个输入命令的优先级信息，将具有高优先级信息的输入命令作为第一命令存储在第一命令存储单元中，并且将具有低优先级信息的输入命令作为第二命令存储在第二命令存储单元中；以及一个或多个存储器装置，其适于响应于存储在第一命令存储单元或者第二命令存储单元中的输入命令而操作。
高优先级信息可以请求执行顺序的强制改变而不管输入命令的输入次序如何。
低优先级信息可以请求根据输入命令的输入次序顺序地执行输入命令，同时请求执行顺序的灵活改变。
控制器可以以链表的形式管理存储在第一命令存储单元中的第一命令，并且可以以树表的形式管理存储在第二命令存储单元中的第二命令。
低优先级信息可以包括：请求根据输入命令的输入次序顺序地执行输入命令的顺序信息；以及请求执行顺序的灵活改变以便输入命令优先于具有顺序信息的命令而执行的灵活信息。
控制器可以在低于具有灵活信息的第二命令的树表级别的第二命令存储单元中存储具有顺序信息的第二命令。
控制器可以基于对应于具有顺序信息的第二命令的逻辑地址值来管理具有顺序信息的第二命令的树表级别，并且可以基于对应于具有灵活信息的第二命令的逻辑地址值来管理具有灵活信息的第二命令的树表级别。
控制器可以将被存储在第二命令存储单元中之后的预设时间内未执行的具有顺序信息的第二命令传输至树表级别，该树表级别高于具有灵活信息的第二命令的树表级别。
高优先级信息可以包括：请求输入命令必须优先于具有低优先级信息的命令执行的次序信息；以及请求输入命令必须首先执行的队首信息。
控制器可以将存储在第一命令存储单元中的命令优先于存储在第二命令存储单元中的命令传输至存储器装置。
在实施例中，一种包括一个或多个存储器装置的存储器***的操作方法，该操作方法可以包括：检查多个输入命令的优先级信息；以及将具有高优先级信息的输入命令作为第一命令存储在第一命令存储单元中，将具有低优先级信息的输入命令作为第二命令存储在第二命令存储单元中；以及传输存储在第一命令存储单元或者第二命令存储单元中的输入命令而操作存储器装置。
高优先级信息可以请求执行顺序的强制改变而不管输入命令的输入次序如何。
低优先级信息可以请求根据输入命令的输入次序顺序地执行输入命令，同时请求执行顺序的灵活改变。
输入命令的存储可以进一步包括：以链表的形式管理存储在第一命令存储单元中的第一命令，并且以树表的形式管理存储在第二命令存储单元中的第二命令。
低优先级信息可以包括：请求根据输入命令的输入次序顺序地执行输入命令的顺序信息；以及请求执行顺序灵活改变使得输入命令优先于具有顺序信息的命令执行的灵活信息。
第二命令的管理可以包括在低于具有灵活信息的第二命令的树表级别的第二命令存储单元中存储具有顺序信息的第二命令。
第二命令的管理可以进一步包括：基于对应于具有顺序信息的第二命令的逻辑地址值来管理具有顺序信息的第二命令的树表级别，并且基于对应于具有灵活信息的第二命令的逻辑地址值来管理具有灵活信息的第二命令的树表级别。
第二命令的管理可以进一步包括将被存储在第二命令存储单元中至之后的预设时间内未执行的具有顺序信息的第二命令传输至树表级别，该树表级别高于具有灵活信息的第二命令的树表级别。
高优先级信息可以包括：请求输入命令必须优先于具有低优先级信息的命令执行的次序信息；以及请求输入命令必须首先执行的队首信息。
输入命令的传输可以包括将存储在第一命令存储单元中的命令优先于存储在第二命令存储单元中的命令传输至存储器装置。
附图说明
图1是示出根据本发明的一个实施例的包括存储器***的数据处理***的简图。
图2是示出在图1中所示的存储器***中采用的存储器装置的示例的简图。
图3是示出图2的存储器装置的存储块的示例性配置的电路图。
图4至11是示意性示出图2所示的存储器装置的各个方面的示例的简图。
图12A和12B是示出根据本发明的实施例的存储器***的命令管理***和方法的示意图。
图13A和13B是示出根据本发明的另一个实施例的存储器***的命令管理***和方法的示意图。
具体实施方式
下文将参照附图更加详细地描述各个实施例。本发明可以以不同形式体现，并且不应被理解为限于本文阐述的实施例。相反，提供实施例使得本公开将是彻底的和完全的并且将向本领域技术人员完全传达本发明。贯穿本公开，相似的参考标记在整个本发明的各种附图和实施例中表示相似的部件。
现在参考图1，提供了根据本发明的一个实施例的数据处理***100。数据处理***100可以包括主机102和存储器***110。
主机102可以包括任何合适的电子装置。例如，主机102可以包括便携式电子装置，诸如移动电话、MP3播放器、笔记本电脑等。主机可以包括非便携式电子装置，诸如台式电脑、游戏机、电视机、放映机等。
存储器***110可以响应于来自主机102的请求存储待被主机102访问的数据。存储器***110可以用作主机102的主存储器***。存储器***110可以根据主机接口的协议实现为与主机102电联接。可以使用一个或多个半导体存储器装置。可以使用易失性存储器装置或非易失性存储器装置。例如，存储器***110可利用固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)和微型-MMC、安全数字(SD)卡、小型-SD和微型-SD、通用串行总线(USB)存储装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等来实现。
存储器***110的存储器装置可以通过诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等的易失性存储器装置来实现。可替换地，存储器***110的存储器装置可以通过诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)等的非易失性存储器装置来实现。
存储器***110可以包括用于存储数据的存储器装置150和用于控制存储器装置150的数据存储的控制器130。存储器装置150中存储的数据可以被主机102访问。
控制器130和存储器装置150可以集成到单个半导体装置中。例如，控制器130和存储器装置150可以集成到被配置为固态驱动器(SSD)的半导体装置中。将存储器***110配置为SSD通常可允许主机102的操作速度的显著增加。
控制器130和存储器装置150可集成在配置为诸如以下的存储卡的半导体装置中：个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型-MMC、安全数字(SD)卡、迷你-SD、微型-SD和SDHC、通用闪速存储(UFS)装置等。
并且，例如，存储器***110可以是或者包括计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑盒、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下传输和接收信息的装置、配置家庭网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、RFID装置、配置计算机***的各种构成元件中的一种等。
存储器装置150可以存储由主机102提供的数据。在读取操作期间，存储器装置150可以将存储的数据提供至主机102。可以采用一个或多个存储器装置150。一个或多个存储器装置150可以是基本上相同的。一个或多个存储器装置可以是不同的存储器装置。存储器装置150可以包括一个或多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页面。每个页面可以包括电联接至多个字线(WL)的多个存储器单元。存储器装置150可以是当电源中断或者关断时能够保留存储的数据的非易失性存储器装置。根据实施例，存储器装置可以是闪速存储器。存储器装置可以是具有三维(3D)堆叠结构的闪速存储器装置。稍后参照图2至图11描述具有三维(3D)堆叠结构的非易失性存储器装置150的示例。
控制器130可以控制存储器装置150的全部操作，诸如读取、写入、编程和/或擦除操作。通常，控制器130可以响应于来自主机102的请求控制存储器装置150。例如，控制器130可以响应于来自主机102的读取请求将从存储器装置150读取的数据提供至主机102。或者，同样作为示例，控制器可以响应于写入请求将从主机102提供的数据存储至存储器装置150中。
可以使用任何合适的控制器。例如，控制器130可包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140、NAND闪速控制器(NFC)142以及存储器144。
主机接口单元132可处理从主机102提供的命令和/或数据。主机接口单元132可通过诸如以下的各种接口协议中的至少一个与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速***组件互连(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机***接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)等。主机接口单元132可以包括适用于与主机102通信的任何合适的电路、***或装置，以及可能需要的控制器130的其他构件。
ECC单元138可以在读取操作期间检测和校正从存储器装置150读取的数据的错误。可以采用各种检测和校正技术。例如，如果由ECC单元138检测到的错误位的数量大于或等于可校正错误位的阈值数量，则ECC单元138可以不校正误码并且输出表示误码校正失败的错误校正失败信号。
ECC单元138可以基于任何合适的错误校正方案执行错误校正操作。例如，ECC单元138可以基于诸如以下的编码调制方案执行错误校正操作：低密度奇偶检查(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、turbo码、里德-所罗门(RS)码、卷积码、递归卷积码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)等。ECC单元138可包括错误检测和校正操作所需的任何合适的电路、***或装置。
PMU 140可以提供和管理控制器130的电力。例如，PMU 140提供和管理控制器130的需要的各种构件的电力。
NFC 142可用作控制器130和存储器装置150之间的存储接口以允许控制器130响应于来自主机102的请求控制存储器装置150。例如，NFC 142可生成用于存储器装置150的控制信号。例如，当存储器装置150为闪速存储器时，且尤其当存储器装置150为NAND闪速存储器时，NFC可在处理器134的控制下处理数据。
存储器144可以用作存储器***110和控制器130的工作存储器，并且存储用于驱动存储器***110和控制器130的数据。例如，当控制器130控制存储器装置150的操作时，存储器144可以存储控制器130和存储器装置150的诸如读取、写入、编程和擦除操作的操作使用的数据。
存储器144可以是或者包括易失性存储器。例如，存储器144可以是或者包括静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。如上所述，存储器144可存储被主机102和存储器装置150用于读取和/或写入操作的数据。存储器144可以是或者包括编程存储器、数据存储器、写入缓冲区、读取缓冲区、映射缓冲区等。
处理器134可以控制存储器***110的一般操作。例如，处理器134可以响应于来自主机102的写入请求控制存储器装置150的写入操作。同样，例如，处理器134可以响应于来自主机102的读取请求控制存储器装置150的读取操作。处理器134可以驱动称作闪存转换层(FTL)的固件以控制存储器***110的一般操作。处理器可利用微处理器和中央处理单元(CPU)等来实现。可以使用任何合适的处理器。
例如，管理单元(未示出)可以包括在处理器134中，以执行存储器装置150的坏块管理。因此，管理单元可发现包括在存储器装置150中的坏存储块，即对于进一步使用的处于不满意状态的坏存储块，并对坏存储块执行坏块管理。例如，当采用闪速存储器例如NAND闪速存储器作为存储器装置150时，由于NAND逻辑功能的固有特性，在写入操作期间可能发生编程失败。在坏块管理期间，编程失败的存储块(即坏的存储块)的数据可以编程到新的存储块中。由于编程失败产生的坏块可使存储器装置，尤其是具有3D堆叠结构的存储器装置的使用效率恶化，且因此对存储器***100的可靠性产生负面影响。
参考图2，存储器装置150可以包括多个存储块，例如第0至第(N-1)块210-240，其中N为正整数。多个存储块210-240中的每个可以包括多个页面，例如2M个页面(2M页面)，其中M为正整数。多个页面中的每个页面可以包括多个存储器单元，多个字线可以电联接至所述多个存储器单元。应注意，可以采用任意数量的合适的块以及每块任意数量的页面。
根据可被存储或表达在每个存储器单元中的位的数量，存储块可以是单层单元(SLC)存储块和/或多层单元(MLC)存储块。SLC存储块可包括利用存储器单元来实现的多个页面，其中每个存储器单元能够存储1位数据。MLC存储块可包括利用存储器单元来实现的多个页面，其中每个存储器单元能够存储多位数据，例如，2位或更多位数据。可以采用包括利用每个都能够存储3位数据的存储器单元实现的多个页面的MLC存储块并将被称为三层单元(TLC)存储块。
多个存储块210至240中的每个可以在写入操作期间存储由主机装置102提供的数据，并且可以在读取操作期间将存储的数据提供至主机102。
参照图3，存储器装置150的存储块152可包括分别电联接至位线BL0至BLm-1的多个单元串340。每个单元串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可串联地电联接在选择晶体管DST和SST之间。各个存储器单元MC0至MCn-1可以由多层单元(MLC)构成，每个多层单元(SLC)存储多个位的数据信息。存储器单元可以具有任何合适的架构。
在图3中，“DSL”表示漏极选择线、“SSL”表示源极选择线，并且“CSL”表示共源线。
图3作为示例示出构造为NAND闪速存储器单元的存储块152。然而，应注意存储块152不限于NAND闪速存储器，并且在其它实施例中存储块152可通过NOR闪速存储器、组合至少两种存储器单元的混合闪速存储器或控制器内置在存储芯片中的NAND闪速存储器来实现。而且，半导体装置的操作特征可不仅应用于其中电荷存储层由导电浮栅配置的闪速存储器装置而且可应用于其中电荷存储层由介电层配置的电荷捕获闪存(CTF)。
也应注意，存储器装置150不仅限于闪速存储器装置。例如，存储器装置150可以是DRAM或SRAM装置。
存储器装置150的电压发生器310可生成字线电压，例如，编程电压、读取电压或通过电压，以根据操作模式被供应至各个字线。电压发生器310可生成待被供应至体材料(bulk)的电压，例如其中形成有存储器单元的阱区的电压。电压发生器310可以在控制电路(未示出)的控制下执行电压生成操作。电压发生器310可以生成多个可变读取电压以生成多个读取的数据。电压发生器310可以在控制电路控制下选择存储器单元阵列的存储块或扇区中的一个、从选择的存储块选择一个字线并且将字线电压提供至选择的字线和未选择的字线。
存储器装置150的读取/写入电路320可以由控制电路控制，并且可以根据操作模式用作读出放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可以用作用于从存储器单元阵列读取数据的读出放大器。并且，在编程操作期间，读取/写入电路320可以用作根据待被存储在存储器单元阵列中的数据来驱动位线。读取/写入电路320可以在编程操作期间从缓冲区(未示出)接收待要写入存储器单元阵列的数据，并且可以根据输入的数据驱动位线。为此，读取/写入电路320可以包括分别对应于列(或者位线)或者列对(或者位线对)的多个页面缓冲区322、324和326。页面缓冲区322、324和326中的每个可以包括多个锁存器(未示出)。
图4是示出根据本发明的实施例的存储器装置150的多个存储块152至156的示例的框图。
如图4所示，存储器装置150可以包括多个存储块BLK0至BLKN-1。每个存储块BLK0至BLKN-1可以以3D构造或竖直结构实现。各个存储块BLK0至BLKN-1可以包括在第一至第三方向，例如，x轴方向、y轴方向和z轴方向延伸的多个结构。
各个存储块BLK0至BLKN-1可包括在第二方向上延伸的多个NAND串NS(图8)。多个NAND串NS可以设置在第一方向和第三方向上。每个NAND串NS可以电联接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚拟字线DWL以及共源线CSL。各个存储块BLK0至BLKN-1可电联接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL以及多个共源线CSL。
图5是图4中所示的多个存储块BLK0至BLKN-1中的一个存储块BLKi的透视图。图6是沿图5所示的存储块BLKi线I-I’截取的截面图。
参考图5和图6，存储块BLKi可以包括在第一至第三方向延伸的结构。
存储块可包括衬底5111，衬底5111包括掺杂有第一类型杂质的硅材料。例如，衬底5111可包括掺杂有p-型杂质的硅材料。衬底5111可以是p-型阱，例如袋(pocket)p-阱。衬底5111可以进一步包括围绕p-型阱的n-型阱。尽管本发明的实施例中，衬底5111示例为p-型硅，但应注意的是衬底5111不限于p-型硅。
在第一方向延伸的多个掺杂区域5311至5314可以设置在衬底5111上方。掺杂区域在第三方向上以均匀间隔隔开。多个掺杂区域5311-5314可包含不同于在衬底5111中使用的杂质的第二类型的杂质。例如，多个掺杂区域5311-5314可掺杂有n-型杂质。尽管在本发明的实施例中，第一至第四掺杂区域5311至5314示例为n-型，但应注意的是它们不限于n-型。
在第一掺杂区域5311和第二掺杂区域5312之间的衬底5111上方的区域中，在第一方向上延伸的多个介电材料区域5112可在第二方向上以均匀间隔隔开。介电材料区域5112和衬底5111也可在第二方向上以预设距离隔开。每个介电材料区域5112也可在第二方向上以预设距离彼此隔开。介电材料5112可以包括任何合适的介电材料，诸如氧化硅。
在两个连续的掺杂区域之间例如掺杂区域5311和掺杂区域5312之间的衬底5111上方的区域中，多个柱状物5113在第一方向上以均匀间隔隔开。多个柱状物5113在第二方向上延伸并可穿过介电材料区域5112使得它们可与衬底5111电联接。每个柱状物5113可包括一种或多种材料。例如，每个柱状物5113可包括内层5115和外表面层5114。表面层5114可包括掺杂有杂质的硅材料。例如，表面层5114可包括掺杂有与衬底5111相同的或相同类型的杂质的硅材料。尽管，在本发明的实施例中，表面层5114示例为包括p-型硅，但表面层5114不限于p-型硅，且本领域技术人员可容易地想到其它实施例，其中衬底5111和柱状物5113的表面层5114可掺杂有n-型杂质。
每个柱状物5113的内层5115可由介电材料形成。内层5115可以是或包括诸如例如氧化硅的介电材料。
在第一掺杂区域5311和第二掺杂区域5312之间的区域中，介电层5116可沿介电材料区域5112、柱状物5113和衬底5111的暴露表面设置。介电层5116的厚度可小于介电材料区域5112之间的距离的一半。换言之，不同于介电材料5112和介电层5116的材料的区域可被设置在(i)介电材料区域5112的第一介电材料的底表面下方的介电层5116和(ii)设置在介电材料区域5112的第二介电材料的顶表面上方的介电层5116之间。介电材料区域5112可以位于第一介电材料下方。
在诸如第一掺杂区域5311和第二掺杂区域5312之间的区域的两个连续的掺杂区域之间的区域中，多个导电材料区域5211-5291可设置在介电层5116的暴露表面上。在第一方向上延伸的多个导电材料区域可以在与多个介电材料区域5112的交错配置中在第二方向上以均匀间隔隔开。介电层5116填充导电材料区域和介电材料区域5112之间的空间。例如，在第一方向上延伸的导电材料区域5211可设置在邻近衬底5111的介电材料区域5112和衬底5111之间。特别地，在第一方向上延伸的导电材料区域5211可设置在(i)设置在衬底5111上方的介电层5116和(ii)设置在邻近衬底5111的介电材料区域5112的底表面下方的介电层5116之间。
在第一方向上延伸的导电材料区域5211-5291中的每个可设置在(i)设置在介电材料区域5112中的一个的顶表面上方的介电层5116和(ii)设置在下一个介电材料区域5112的底表面下方的介电层5116之间。在第一方向上延伸的导电材料区域5221-5281可设置在介电材料区域5112之间。在第一方向上延伸的顶部导电材料区域5291可设置在最上面的介电材料5112上方。在第一方向上延伸的导电材料区域5211-5291可以由金属材料制成或包括金属材料。在第一方向上延伸的导电材料区域5211-5291可以由诸如多晶硅的导电材料制成或包括诸如多晶硅的导电材料。
在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置在第一方向上延伸的多个介电材料区域5112、顺序地设置在第一方向上且在第二方向上穿过多个介电材料区域5112的多个柱状物5113、设置在多个介电材料区域5112和多个柱状物5113的暴露表面上的介电层5116以及在第一方向上延伸的多个导电材料区域5212-5292。
在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置与第一掺杂区域5311和第二掺杂区域5312之间相同的结构。例如，在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置在第一方向上延伸的多个介电材料区域5112、顺序地设置在第一方向上且在第二方向上穿过多个介电材料区域5112的多个柱状物5113、设置在多个介电材料区域5112和多个柱状物5113的暴露表面上的介电层5116以及在第一方向上延伸的多个导电材料区域5213-5293。
漏极5320可分别设置在多个柱状物5113上方。漏极5320可以由掺杂有第二类型杂质的硅材料制成。漏极5320可以由掺杂有n-型杂质的硅材料制成。尽管为了说明的方便，漏极5320示例为包括n-型硅，但应注意的是，漏极5320不限于n-型硅。例如，每个漏极5320的宽度可大于每个对应的柱状物5113的宽度。每个漏极5320可以焊盘的形状设置在每个对应的柱状物5113的顶表面上方。
在第三方向上延伸的导电材料区域5331-5333可设置在漏极5320上方。导电材料区域5331-5333中的每个可以以第一方向上相互间的预设间隔距离延伸地布置在串联布置在第三方向的漏极5320上。各个导电材料区域5331-5333可与其下方的漏极5320电联接。在第三方向延伸的漏极5320和导电材料区域5331-5333可以通过接触插塞电联接。在第三方向上延伸的导电材料区域5331-5333可以由金属材料制成。在第三方向上延伸的导电材料区域5331-5333可以由诸如多晶硅的导电材料制成。
在图5和图6中，各个柱状物5113可与介电层5116和在第一方向上延伸的导电材料区域5211-5291、5212-5292和5213-5293一起形成串。各个柱状物5113可与介电层5116和在第一方向上延伸的导电材料区域5211-5291、5212-5292和5213-5293一起形成NAND串NS。每个NAND串NS可包括多个晶体管结构TS。
现在参照图7，在图6中所示的晶体管结构TS中，介电层5116可包括第一子介电层5117、第二子介电层5118和第三子介电层5119。
在每个柱状物5113中的p-型硅的表面层5114可作为主体。邻近柱状物5113的第一子介电层5117可作为隧穿介电层，且可包括热氧化层。
第二子介电层5118可作为电荷存储层。第二子介电层5118可作为电荷捕获层，且可包括氮化物层或诸如氧化铝层、氧化铪层等的金属氧化物层。
邻近导电材料5233的第三子介电层5119可作为阻断介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可形成为单层或多层。第三子介电层5119可以是介电常数大于第一子介电层5117和第二子介电层5118的诸如氧化铝层、氧化铪层等的高k介电层。
导电材料5233可作为栅或控制栅。例如，栅或控制栅5233、阻断介电层5119、电荷存储层5118、隧穿介电层5117和主体5114可形成晶体管或存储器单元晶体管结构。例如，第一子介电层5117、第二子介电层5118和第三子介电层5119可形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为方便说明，在每个柱状物5113中的p-型硅的表面层5114将被称为第二方向上的主体。
存储块BLKi可包括多个柱状物5113。例如，存储块BLKi可包括多个NAND串NS。具体地，存储块BLKi可包括在第二方向或垂直于衬底5111的方向上延伸的多个NAND串NS。
每个NAND串NS可包括设置在第二方向上的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个可作为串源极晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个可作为接地选择晶体管GST。
栅或控制栅可对应于在第一方向上延伸的导电材料区域5211-5291、5212-5292和5213-5293。例如，栅或控制栅可在第一方向上延伸且形成字线和包括至少一个源极选择线SSL和至少一个接地选择线GSL的至少两个选择线。
在第三方向上延伸的导电材料区域5331-5333可电联接至NAND串NS的一端。在第三方向上延伸的导电材料区域5331-5333可作为位线BL。例如，在一个存储块BLKi中，多个NAND串NS可电联接至一个位线BL。
在第一方向上延伸的第二类型掺杂区域5311-5314可被设置至NAND串NS的另一端。在第一方向上延伸的第二类型掺杂区域5311-5314可作为共源线CSL。
例如，存储块BLKi可包括在垂直于衬底5111的方向例如第二方向上延伸的多个NAND串NS，并且可作为其中多个NAND串NS电联接至一个位线BL的例如电荷捕获类型存储器的NAND闪速存储块。
尽管图5至图7中示出了在第一方向上延伸的导电材料区域5211-5291、5212-5292和5213-5293设置为九(9)层，但应注意的是，在第一方向上延伸的导电材料区域5211-5291、5212-5292和5213-5293不限于此。例如，在第一方向上延伸的导电材料区域可设置为八(8)层、十六(16)层或任意多层。例如，在一个NAND串NS中，晶体管的数量可以是8个、16个或更多个。
尽管图5至图7中示出了3个NAND串NS被电联接至一个位线BL，但应注意的是，实施例不限于此。在存储块BLKi中，m个NAND串NS可电联接至一个位线BL，m为正整数。在第一方向上延伸的导电材料区域5211-5291、5212-5292和5213-5293的数量以及共同源极线5311-5314的数量可以根据电联接至一个位线BL的NAND串NS的数量变化。
此外，尽管图5至图7中示出了三(3)个NAND串NS被电联接至在第一方向上延伸的一个导电材料，但应注意的是，实施例不限于此。例如，n个NAND串NS可被电联接至在第一方向上延伸的一个导电材料，n为正整数。位线5331-5333的数量可以根据电联接至在第一方向延伸的一个导电材料的NAND串NS的数量而变化。
参照图8，在具有第一结构的块BLKi中，多个NAND串NS11-NS31可设置在第一位线BL1和共源线CSL之间。第一位线BL1可对应于图5和图6的在第三方向上延伸的导电材料区域5331。NAND串NS12-NS32可设置在第二位线BL2和共源线CSL之间。第二位线BL2可对应于图5和图6的在第三方向上延伸的导电材料区域5332。NAND串NS13-NS33可设置在第三位线BL3和共源线CSL之间。第三位线BL3可对应于图5和图6的在第三方向上延伸的导电材料区域5333。
每个NAND串NS的源极选择晶体管SST可电联接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可电联接至共源线CSL。存储器单元MC1和MC6可以设置在每个NAND串NS的源极选择晶体管SST和接地选择晶体管GST之间。
在示例中，NAND串NS可以由行单元和列单元限定。电联接至一个位线的NAND串NS可形成一列。电联接至第一位线BL1的NAND串NS11-NS31对应于第一列。电联接至第二位线BL2的NAND串NS12-NS32可以对应于第二列。电联接至第三位线BL3的NAND串NS13-NS33可以对应于第三列。电联接至一个源极选择线SSL的NAND串NS可以形成一行。电联接至第一源极选择线SSL1的NAND串NS11-NS13可以形成第一行。电联接至第二源极选择线SSL2的NAND串NS21-NS23可以形成第二行。电联接至第三源极选择线SSL3的NAND串NS31-NS33可以形成第三行。
在每个NAND串NS中，可定义高度。在每个NAND串NS中，邻近接地选择晶体管GST的存储器单元MC1可具有例如值“1”的高度。在每个NAND串NS中，当从衬底5111被测量时，存储器单元的高度可随着存储器单元靠近源极选择晶体管SST而增加。例如，在每个NAND串NS中，邻近源极选择晶体管SST的存储器单元MC6可具有例如值“7”的高度。
布置在相同行中的NAND串NS的源极选择晶体管SST可共享源极选择线SSL。布置在不同行中的NAND串NS的源极选择晶体管SST可分别电联接至不同的源极选择线SSL1、SSL2和SSL3。
相同行中的NAND串NS中的相同高度处的存储器单元可共享字线WL。例如，在相同高度处，电联接至不同行中的NAND串NS的存储器单元MC的字线WL可彼此电联接。相同行的NAND串NS中相同高度处的虚拟存储器单元DMC可共享虚拟字线DWL。例如，在相同高度或水平处，电联接至不同行中的NAND串NS的虚拟存储器单元DMC的虚拟字线DWL可被彼此电联接。
位于相同水平或高度或层处的字线WL或虚拟字线DWL可在导电材料区域5211-5291、5212-5292和5213-5293可以设置成在第一方向上延伸的各层处彼此电联接。在第一方向上延伸的导电材料区域5211-5291、5212-5292和5213-5293可通过接触部共同电联接至上层。换言之，在相同行中的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。此外，在不同行中的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。例如，NAND串NS11-NS13、NS21-NS23和NS31-NS33可共同电联接至接地选择线GSL。
共源线CSL可共同电联接至NAND串NS。在衬底5111上方的有源区域上方，第一至第四掺杂区域5311-5314可被电联接。第一至第四掺杂区域5311-5314可以通过接触部共同电联接至上层。
例如，如图8中所示，相同高度或水平的字线WL可彼此电联接。因此，当选择特定高度处的字线WL时，电联接至被选择的字线WL的所有NAND串NS可被选择。在不同行中的NAND串NS可电联接至不同源极选择线SSL。因此，在电联接至相同字线WL的NAND串NS中，通过选择源极选择线SSL1-SSL3中的一个，未选择的行中的NAND串NS可与位线BL1-BL3电隔离。换言之，通过选择源极选择线SSL1-SSL3中的一个，布置为与选择的源极线同行的NAND串NS可被选择。此外，通过选择位线BL1-BL3中的一个，布置为选择的位线同列的NAND串NS可被选择。因此，仅布置为与选择的源极线同行和与选择的位线同列的NAND串NS可以被选择。
在每个NAND串NS中，可设置虚拟存储器单元DMC。在图8中，例如，虚拟存储器单元DMC可被设置在每个NAND串NS中的第三存储器单元MC3和第四存储器单元MC4之间。例如，第一至第三存储器单元MC1-MC3可设置在虚拟存储器单元DMC和接地选择晶体管GST之间。第四至第六存储器单元MC4-MC6可设置在虚拟存储器单元DMC和源极选择晶体管SSL之间。每个NAND串NS的存储器单元MC可被虚拟存储器单元DMC划分成两(2)个存储器单元组。在划分的存储器单元组中，邻近接地选择晶体管GST的存储器单元例如MC1-MC3可被称为下部存储器单元组，且邻近串选择晶体管SST的剩余存储器单元例如MC4-MC6可被称为上部存储器单元组。
在下文中，将参照图9-图11做出详细说明，图9-图11示出根据本发明的另一个实施例的通过不同于第一结构的三维(3D)非易失性存储器而实现的存储器***。
特别地，图9是示意性示出利用不同于上文参照图5-图8所述的第一结构的三维(3D)非易失性存储装置来实现的存储器装置的透视图。图10是示出沿图9的线VII-VII＇截取的存储块BLKj的截面图。
参照图9和图10，存储块BLKj可包括在第一至第三方向上延伸的结构且可包括衬底6311。衬底6311可以包括掺杂第一型杂质的硅材料。例如，衬底6311可包括掺杂有p-型杂质的硅材料。衬底6311可以是p-型阱，例如袋p-阱。衬底6311可以进一步包括围绕p-型阱的n-型阱。尽管在所述的实施例中，衬底6311示例为p-型硅，但应注意的是衬底6311不限于p-型硅。
在x轴方向和y轴方向上延伸的第一至第四导电材料区域6321-6324被设置在衬底6311上方。第一至第四导电材料区域6321-6324可在z轴方向上隔开预设距离。
在x轴方向和y轴方向上延伸的第五至第八导电材料区域6325-6328可设置在衬底6311上方。第五至第八导电材料区域6325-6328可在z轴方向上隔开预设距离。第五至第八导电材料区域6325-6328可在y轴方向上与第一至第四导电材料区域6321-6324隔开。
可设置穿过第一至第四导电材料区域6321-6324的多个下部柱状物DP。每个下部柱状物DP在z轴方向上延伸。而且，可设置穿过第五至第八导电材料区域6325-6328的多个上部柱状物UP。每个上部柱状物UP在z轴方向上延伸。
下部柱状物DP和上部柱状物UP中的每个可包括内部材料6361、中间层6362和表面层6363。中间层6362可用作单元晶体管的沟道。表面层6363可包括阻断介电层、电荷存储层和隧穿介电层。
下部柱状物DP和上部柱状物UP可通过管栅PG彼此电联接。管栅PG可被设置在衬底6311中。例如，管栅PG可包括与下部柱状物DP和上部柱状物UP相同的材料。
在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可设置在下部柱状物DP上方。例如，第二类型的掺杂材料6312可包括n-型硅材料。第二类型的掺杂材料6312可用作共源线CSL。
漏极6340可设置在上部柱状物UP上方。漏极6340可包括n-型硅材料。在y轴方向上延伸的第一上部导电材料区域6351和第二上部导电材料区域6352可设置在漏极6340上方。
第一上部导电材料区域6351和第二上部导电材料区域6352可沿x轴方向上隔开。第一上部导电材料区域6351和第二上部导电材料区域6352可由金属形成。第一上部导电材料区域6351和第二上部导电材料区域6352和漏极6340可通过接触插塞彼此电联接。第一上部导电材料区域6351和第二上部导电材料区域6352分别作为第一位线BL1和第二位线BL2。
第一导电材料6321可用作源极选择线SSL。第二导电材料6322可用作第一虚拟字线DWL1。第三导电材料区域6323和第四导电材料区域6324分别作为第一主字线MWL1和第二主字线MWL2。第五导电材料区域6325和第六导电材料区域6326分别作为第三主字线MWL3和第四主字线MWL4。第七导电材料6327可用作第二虚拟字线DWL2。第八导电材料6328可用作漏极选择线DSL。
下部柱状物DP和邻近下部柱状物DP的第一至第四导电材料区域6321-6324可以形成下部串。上部柱状物UP和邻近上部柱状物UP的第五至第八导电材料区域6325-6328可以形成上部串。下部串和上部串可通过管栅PG彼此电联接。下部串的一端可电联接至作为共源线CSL的第二类型的掺杂材料6312。上部串的一端可通过漏极6340电联接至对应的位线。一个下部串和一个上部串可以形成一个单元串，该单元串电联接在作为共源线CSL的掺杂材料6312和作为位线BL的上部导电材料层6351-6352中的对应的一个之间。
例如，下部串可包括源极选择晶体管SST、第一虚拟存储器单元DMC1、以及第一主存储器单元MMC1和第二主存储器单元MMC2。上部串可包括第三主存储器单元MMC3、第四主存储器单元MMC4、第二虚拟存储器单元DMC2和漏极选择晶体管DST。
在图9和图10中，上部串和下部串可形成NAND串NS。NAND串NS可以包括多个晶体管结构TS。因为上文参照图7详细地描述了包括在图9和图10中的NAND串NS中的晶体管结构，所以在此将省略其详细说明。
图11是示出具有如上参照图9和图10所述的第二结构的存储块BLKj的等效电路的电路图。为方便起见，仅示出形成第二结构中的存储块BLKj中的一对的第一串ST1和第二串ST2。
参照图11，在具有第二结构的存储块BLKj中，多个单元串可以定义多个对的这种方式来设置，其中，单元串中的每个都利用如上参照图9和图10所述的通过管栅PG电联接的一个上部串和一个下部串来实现。
例如，在具有第二结构的存储块BLKj中，存储器单元CG0-CG31沿第一沟道CH1(未示出)堆叠，例如，至少一个源极选择栅SSG1和至少一个漏极选择栅DSG1可形成第一串ST1，并且存储器单元CG0-CG31沿第二沟道CH2(未示出)堆叠，例如，至少一个源极选择栅SSG2和至少一个漏极选择栅DSG2可形成第二串ST2。
第一串ST1和第二串ST2可电联接至相同漏极选择线DSL和相同源极选择线SSL。第一串ST1可以电联接至第一位线BL1。第二串ST2可以电联接至第二位线BL2。
尽管图11示出了第一串ST1和第二串ST2被电联接至相同漏极选择线DSL和相同源极选择线SSL，但可认为第一串ST1和第二串ST2可电联接至相同源极选择线SSL和相同位线BL、第一串ST1可电联接至第一漏极选择线DSL1并且第二串ST2可电联接至第二漏极选择线SDL2。进一步地，可认为第一串ST1和第二串ST2可电联接至相同漏极选择线DSL和相同位线BL、第一串ST1可电联接至第一源极选择线SSL1并且第二串ST2可电联接至第二源极选择线SSL2。
图12A和12B是示出根据本发明的实施例的存储器***110的命令管理的示意图。
图12A示出多个存储器装置1501和1502和控制器130的存储器***110。
每个存储器装置1501和1502可以对应于参考图1描述的存储器装置150。
除了以上所描述的特征，控制器130可以进一步包括用于存储从主机102接收的、作为多个命令CMD<1:7>的多个输入命令IN_CMD<1:7>的命令存储单元1445。控制器130可以控制命令存储单元1445，从而以其中多个命令CMD<1:7>顺序链接的链表的形式存储多个命令CMD<1:7>。
命令存储单元1445可以设置在控制器130的存储器144中。然而，命令存储单元1445可以作为独立组件而被包括，或者包括在可操作地链接至存储器144的另一组件中。
控制器130可以将存储的命令CMD<1:7>作为用于控制各个存储器装置1501和1502的操作的命令CMD#传输至多个存储器装置1501和1502。
输入至命令存储单元1445的输入命令IN_CMD<1:7>中的每个可以包括“优先级信息”，其表示对应输入命令的处理优先级。即，当主机102生成多个输入命令IN_CMD<1:7>时，为了指定生成的命令待执行的优先级，主机102可以在多个输入命令IN_CMD<1:7>中包括“优先级信息”。
包括在从主机102输入至控制器130的命令存储单元1445的输入命令IN_CMD<1:7>的每个中的优先级信息可以具有下列类型。
第一，优先级信息可以包括高优先级信息MUST COMMAND，其请求强制改变执行顺序，而不管从主机102传输至控制器130的命令存储单元1445的输入命令的输入次序如何。
第二，优先级信息可以包括低优先级信息BEST COMMAND，其请求根据输入命令的输入次序顺序地执行输入命令，同时对执行顺序的灵活改变的请求从主机102传输至控制器130的命令存储单元1445。
具体地，高优先级信息MUST COMMAND可以包括次序信息O(Order)(次序)和队首信息H(Head)(队首)。次序信息O请求输入命令必须优先于具有低优先级信息BEST COMMAND的命令执行，并且队首信息H请求输入命令必须首先执行。
因此，当包括次序信息O的命令从主机102传输至控制器130的命令存储单元1445时，该命令必须***具有低优先级信息BEST COMMAND的命令之前。
此外，当包括队首信息H的命令从主机102输入控制器130的命令存储单元1445时，命令必须***队首。
低优先级信息BEST COMMAND可以包括顺序信息S(Simple)(简单顺序信息)和灵活信息CP(命令优先级)。顺序信息S请求根据从主机102传输至控制器130的命令存储单元1445的输入命令的输入次序顺序地执行输入命令，并且灵活信息CP请求灵活改变执行顺序以便输入命令在具有顺序信息S的命令之前执行。
因此，当具有顺序信息S的命令从主机102输入控制器130的命令存储单元1445时，命令可以***队尾。
此外，当具有灵活信息CP的命令从主机102输入控制器130的命令存储单元1445时，命令可以尽可能地***具有顺序信息S的命令之前。然而，灵活信息CP不具有强制性，其与上述高级别优先级信息MUST COMMAND不同。
即，根据已经在先输入的具有顺序信息S的命令的情况，具有灵活信息CP的命令可以***具有顺序信息S的命令之后。
例如，当确认在具有灵活信息CP的命令输入的时间点之前已经输入的具有顺序信息S的特定命令，即使在从该特定命令输入的时间点起经过了预设时间之后仍不执行时，具有顺序信息S的特定命令可以设定为在具有灵活信息CP的命令之前执行。
图12B示出如图12A中所示的具有优先级信息并且由主机102生成的多个输入命令IN_CMD<1:7>如何作为多个命令CMD<1:7>输入至控制器130的命令存储单元1445。
具体地，从主机102应用到控制器130的多个输入命令IN_CMD<1:7>中的第一输入命令IN_CMD1可以包含作为优先级信息的顺序信息S，并且请求第0逻辑地址的读取操作R0。
此时，由于命令存储单元1445在第一输入命令IN_CMD1输入的时间点为空，所以第一输入命令IN_CMD1可以作为第一命令CMD1存储至命令存储单元1445的队首。
第二输入命令IN_CMD2可以包含作为优先级信息的灵活信息CP，并且请求第0逻辑地址的写入操作W0。
此时，在第二输入命令IN_CMD2输入的时间点，具有顺序信息S的第一命令CMD1可以存储在命令存储单元1445的队首。由于第二输入命令IN_CMD2包含灵活信息CP，所以已经存储在命令存储单元1445的队首中的第一命令CMD1可以移位并作为第二命令CMD2存储，并且第二输入命令IN_CMD2可以作为新的第一命令CMD1存储在命令存储单元1445的队首中。
第三输入命令IN_CMD3可以包含作为优先级信息的次序信息O，并且请求第一逻辑地址的读取操作R1。
此时，在第三输入命令IN_CMD3输入的时间点，具有灵活信息CP的第一命令CMD1和具有顺序信息S的第二命令CMD2可以从命令存储单元1445的队首存储。由于第三输入命令IN_CMD3包含次序信息O，所以已经从命令存储单元1445的队首存储的第一命令CMD1和第二命令CMD2可以移位并作为第二命令CMD2和第三命令CMD3存储，并且第三输入命令IN_CMD3可以作为新的第一命令CMD1存储在命令存储单元1445的队首中。
第四输入命令IN_CMD4可以包含作为优先级信息的顺序信息S，并且请求第二逻辑地址的读取操作R2。
此时，在第四输入命令IN_CMD4输入的时间点，具有次序信息O的第一命令CMD1、具有灵活信息CP的第二命令CMD2、以及具有顺序信息S的第三命令CMD3可以顺序地从命令存储单元1445的队首存储。由于第四输入命令IN_CMD4包含顺序信息S，所以第四输入命令IN_CMD4可以作为第四命令CMD4存储在命令存储单元1445的第三命令CMD3之后。
第五输入命令IN_CMD5可以包含作为优先级信息的队首信息H，并且请求第三逻辑地址的读取操作R3。
此时，在第五输入命令IN_CMD5输入的时间点，具有次序信息O的第一命令CMD1、具有灵活信息CP的第二命令CMD2、具有顺序信息S的第三命令CMD3以及具有顺序信息S的第四命令CMD4可以从命令存储单元1445的队首存储。由于第五输入命令IN_CMD5包含队首信息H，所以已经从命令存储单元1445的队首存储的第一至第四命令CMD1-CMD4可以移位并作为第二至第五命令CMD2-CMD5存储，并且第五输入命令IN_CMD5可以作为新的第一命令CMD1存储在命令存储单元1445的队首中。
第六输入命令IN_CMD6可以包含作为优先级信息的队首信息H，并且请求第四逻辑地址的读取操作R4。
此时，在第六输入命令IN_CMD6输入的时间点，具有队首信息H的第一命令CMD1、具有次序信息O的第二命令CMD2、具有灵活信息CP的第三命令CMD3、具有顺序信息S的第四命令CMD4以及具有顺序信息S的第五命令CMD5可以从命令存储单元1445的队首存储。由于第六输入命令IN_CMD6包含队首信息H，所以已经从命令存储单元1445的队首存储的第一至第五命令CMD1-CMD5可以移位并作为第二至第六命令CMD2-CMD6存储，并且第六输入命令IN_CMD6可以作为新的第一命令CMD1存储在命令存储单元1445的队首中。
第七输入命令IN_CMD7可以包含作为优先级信息的次序信息O，并且请求第五逻辑地址的读取操作R5。
此时，在第七输入命令IN_CMD7输入的时间点，具有队首信息H的第一命令CMD1、具有队首信息H的第二命令CMD2、具有次序信息O的第三命令CMD3、具有灵活信息CP的第四命令CMD4、具有顺序信息S的第五命令CMD5以及具有顺序信息S的第六命令CMD6可以从命令存储单元1445的队首存储。由于第七输入命令IN_CMD7包含次序信息O，所以已经在命令存储单元1445的中部存储的第四至第六命令CMD4-CMD6可以移位并作为第五至第七命令CMD5-CMD7存储，并且第七输入命令IN_CMD7可以作为新的第四命令CMD4存储在命令存储单元1445中的第五命令CMD5之前。
如上所述，其中从主机102应用的多个输入命令输入至控制器130的命令存储单元1445的顺序可以根据包含在输入命令IN_CMD<1:7>的每个中的优先级信息而变化。
图13A和13B是示出根据本发明的另一个实施例的存储器***110的命令管理***和方法的示意图。
除了第一命令存储单元1441和第二命令存储单元1442以外，图13A中所示的存储器***110可以与参考图12A所描述的存储器***110相同。
每个存储器装置1501和1502可以对应于参考图1描述的存储器装置150。
控制器130可以以参考图1描述的控制器130相同的方式来配置。此时，从主机102应用的多个输入命令IN_CMD<1:7>可以分配并存储至包括在控制器130中的第一命令存储单元1441和第二命令存储单元1442中。
控制器130可以在从主机102应用的多个输入命令IN_CMD<1:7>中选择具有比预设级别更高的优先级的命令，并且将选择的命令存储在第一命令存储单元1441中。此时，控制器130可以以链表的形式来管理存储在第一命令存储单元1441中的命令CMD1/1、CMD1/2、CMD1/3和CMD1/4，在该链表中命令CMD1/1、CMD1/2、CMD1/3和CMD1/4从队首HEAD1至队尾TAIL1被顺序链接并管理。
此外，控制器130可以在从主机102应用的多个输入命令IN_CMD<1:7>中选择具有比预设级别低的优先级的命令，并且将选择的命令存储在第二命令存储单元1442中。此时，控制器130可以从队首HEAD2至队尾TAIL2以树表的形式管理存储在第二命令存储单元1442中的命令CMD2/1、CMD2/2和CMD2/3。
第一命令存储单元1441和第二命令存储单元1442可以定位在控制器130的存储器144中，但是也可以作为独立地组件而被包括，或者包括在可操作地链接至存储器144的另一个组件中。
控制器130可以将从主机102应用的多个输入命令IN_CMD<1:7>分配并存储至第一命令存储单元1441和第二命令存储单元1442中，并且将存储的命令CMD1/1、CMD1/2、CMD1/3和CMD1/4以及CMD2/1、CMD2/2和CMD2/3作为命令CMD#传输至多个存储器装置1501和1502，以便控制存储器装置1501和1502的操作。即，可以通过控制器130响应于从第一命令存储单元1441或者第二命令存储单元1442接收的命令CMD#而控制存储器装置1501和1502中的每个。
此时，由于具有比预设级别更高的优先级的命令CMD1/1、CMD1/2、CMD1/3和CMD1/4存储在第一命令存储单元1441中并且具有比预设级别更低的优先级的命令CMD2/1、CMD2/2和CMD2/3存储在第二命令存储单元1442中，所以控制器130可以控制命令，使得存储在第一命令存储单元1441中的命令CMD1/1、CMD1/2、CMD1/3和CMD1/4能够在存储在第二命令存储单元1442中的命令CMD2/1、CMD2/2和CMD2/3之前传输至存储器装置1501和1502。例如，控制器130确认没有命令存储在第一命令存储单元1441中，并然后将存储在第二命令存储单元1442中的命令传输至存储器装置1501和1502。
从主机102分配并输入至控制器130的第一命令存储单元1441和第二命令存储单元1442的输入命令IN_CMD<1:7>中的每个可以包括“优先级信息”。即，当主机102生成多个输入命令IN_CMD<1:7>时，为了指定生成的命令待执行的优先级，主机102可以在多个输入命令IN_CMD<1:7>中包括“优先级信息”。
包括在从主机102分配并输入至控制器130的第一命令存储单元1441和第二命令存储单元1442的输入命令IN_CMD<1:7>的每个中的优先级信息可以具有下列类型。
第一，优先级信息可以包括高优先级信息MUST COMMAND，其请求强制改变执行顺序，而不管从主机102传输至控制器130的命令存储单元1445的输入命令的输入次序如何。此时，控制器130可以检查从主机102输入至控制器130的输入命令IN_CMD<1:7>的优先级信息，并且仅将具有高优先级信息MUST COMMAND的命令输入至第一命令存储单元1441。
第二，优先级信息可以包括低优先级信息BEST COMMAND，其请求根据输入命令的输入次序顺序地执行输入命令，同时执行顺序灵活改变的请求从主机102传输至控制器130的命令存储单元1445。控制器130可以检查从主机102输入至控制器130的输入命令IN_CMD<1:7>的优先级信息，并且仅将具有低优先级信息BEST COMMAND的命令输入至第二命令存储单元1442。
具体地，高优先级信息MUST COMMAND可以包括次序信息O(Order)和队首信息H(Head)。次序信息O请求输入命令必须优先于具有低优先级信息BEST COMMAND的命令执行，并且队首信息H请求输入命令必须首先执行。
因此，为了使具有次序信息O的命令能够无条件地优先于具有低优先级信息BESTCOMMAND的命令执行，控制器130可以将具有次序信息O的命令输入至第一命令存储单元1441。
此外，为了使具有队首信息H的命令能够无条件地在队首执行，控制器130不仅可以将具有队首信息H的命令输入至第一命令存储单元1441，还必须将具有队首信息H的命令***至第一命令存储单元1441的队首HEAD1。
此时，控制器130可以使用以下控制方法：总是在存储在第二命令存储单元1442中的命令CMD2/1、CMD2/2和CMD2/3之前将存储在第一命令存储单元1441中的命令CMD1/1、CMD1/2、CMD1/3和CMD1/4传输至存储器装置1501和1502。
因此，通过将具有次序信息O的命令和具有队首信息H的命令简单输入第一命令存储单元1441的操作，能够无条件地优先于具有低优先级信息BEST COMMAND的命令执行具有次序信息O的命令。
低优先级信息BEST COMMAND可以包括顺序信息S和灵活信息CP。顺序信息S请求根据从主机102传输至控制器130的输入命令的输入次序顺序地执行输入命令，并且灵活信息CP请求灵活改变执行顺序，使得输入命令在具有顺序信息S的命令之前执行。
因此，为了使具有顺序信息S的命令能够根据输入命令的时间点顺序地执行，控制器130不仅可以将具有顺序信息S的命令输入第二命令存储单元1442，还将命令***至第二命令存储单元1442的队尾TAIL2。
此外，为了使具有灵活信息CP的命令能够尽可能地优先于具有顺序信息S的命令执行，控制器130不仅可以将具有灵活信息CP的命令输入至第二命令存储单元1442，还将命令***第二命令存储单元1442的队首HEAD2。
此时，当具有灵活信息CP的命令尽可能地优先于具有顺序信息S的命令执行时，其可以指示具有灵活信息CP的命令能够根据已经预先输入的具有顺序信息S的命令的位置而***具有顺序信息S的命令之后。
例如，当确认在具有灵活信息CP的命令输入的时间点之前已经输入的具有顺序信息S的特定命令，即使在从该命令输入的时间点起经过了预设时间之后仍不执行时，具有顺序信息S的特定命令可以设定为在具有灵活信息CP的命令之前执行。
图13B示出如图13A中所示的具有灵活信息并且由主机102生成的多个输入命令IN_CMD<1:7>如何输入至控制器130的第一命令存储单元1441和第二命令存储单元1442。
第一，多个输入命令IN_CMD<1:7>可以作为新的命令INPUT COMMAND而顺序地从主机102应用至控制器130。
具体地，从主机102应用到控制器130的多个输入命令IN_CMD<1:7>中的第一输入命令IN_CMD1可以包含作为优先级信息的顺序信息S，并且请求第0逻辑地址的读取操作R0。
由于第一输入命令IN_CMD1包含顺序信息S，所以第一输入命令IN_CMD1必须输入至第二命令存储单元1442。此时，由于第二命令存储单元1442在第一输入命令IN_CMD1输入的时间点为空，所以第一输入命令IN_CMD1可以作为第二-第一命令CMD2/1存储至第二命令存储单元1442的队首HEAD2。
第二输入命令IN_CMD2可以包含作为优先级信息的灵活信息CP，并且请求第0逻辑地址的写入操作W0。
由于第二输入命令IN_CMD2包含灵活信息CP，所以第二输入命令IN_CMD2必须输入至第二命令存储单元1442。此时，在第二输入命令IN_CMD2输入的时间点，具有顺序信息S的第二-第一命令CMD2/1可以存储在第二命令存储单元1442的队首HEAD2。因此，已经存储在第二命令存储单元1442的队首HEAD2中的第二-第一命令CMD2/1可以移位并作为第二-第二命令CMD2/2存储，并且第二输入命令IN_CMD2可以作为新的第二-第一命令CMD2/1存储在第二命令存储单元1442的队首HEAD2中。
第三输入命令IN_CMD3可以包含作为优先级信息的次序信息O，并且请求第一逻辑地址的读取操作R1。
由于第三输入命令IN_CMD3包含次序信息O，所以第三输入命令IN_CMD3必须输入至第一命令存储单元1441。此时，由于第一命令存储单元1441在第三输入命令IN_CMD3输入的时间点为空，所以第三输入命令IN_CMD3可以作为第一-第一命令CMD1/1存储至第一命令存储单元1441的队首HEAD1中。
第四输入命令IN_CMD4可以包含作为优先级信息的顺序信息S，并且请求第二逻辑地址的读取操作R2。
由于第四输入命令IN_CMD4包含顺序信息S，所以第四输入命令IN_CMD4必须输入至第二命令存储单元1442。此时，在第四输入命令IN_CMD4输入的时间点，具有灵活信息CP的第二-第一命令CMD2/1和具有顺序信息S的第二-第二命令CMD2/2可以从第二命令存储单元1442的队首HEAD2存储。因此，第四输入命令IN_CMD4可以在第二命令存储单元1442中作为第二-第三命令CMD2/3存储在第二-第二命令CMD2/2之后。
第五输入命令IN_CMD5可以包含作为优先级信息的队首信息H，并且请求第三逻辑地址的读取操作R3。
由于第五输入命令IN_CMD5包含队首信息H，所以第五输入命令IN_CMD5必须输入至第一命令存储单元1441。此时，在第五输入命令IN_CMD5输入的时间点，具有次序信息O的第一-第一命令CMD1/1存储在第一命令存储单元1441的队首HEAD1中。因此，已经存储在第一命令存储单元1441的队首HEAD1中的第一-第一命令CMD1/1可以移位并作为第一-第二命令CMD1/2存储，并且第五输入命令IN_CMD5可以作为新的第一-第一命令CMD1/1存储在第一命令存储单元1441的队首HEAD1中。
第六输入命令IN_CMD6可以包含队首信息H的优先级信息，并且请求第四逻辑地址的读取操作R4。
由于第六输入命令IN_CMD6包含队首信息H，所以第六输入命令IN_CMD6必须输入至第一命令存储单元1441。此时，在第六输入命令IN_CMD6输入的时间点，具有队首信息H的第一-第一命令CMD1/1和具有次序信息O的第一-第二命令CMD1/2可以从第一命令存储单元1441的队首HEAD1存储。因此，已经从第一命令存储单元1441的队首HEAD1存储的第一-第一命令CMD1/1和第一-第二命令CMD1/2可以移位并作为第一-第二命令CMD1/2和第一-第三命令CMD1/3存储，并且第六输入命令IN_CMD6可以作为新的第一-第一命令CMD1/1存储在第一命令存储单元1441的队首HEAD1中。
第七输入命令IN_CMD7可以包含作为优先级信息呃次序信息O，并且请求第五逻辑地址的读取操作R5。
由于第七输入命令IN_CMD7包含次序信息O，所以第七输入命令IN_CMD7必须输入至第一命令存储单元1441。此时，在第七输入命令IN_CMD7输入的时间点，具有队首信息H的第一-第一命令CMD1/1和具有队首信息H的第一-第二命令CMD1/2以及具有次序信息O的第一-第三命令CMD1/3可以从第一命令存储单元1441的队首HEAD1存储。因此，已经从第一命令存储单元1441的队首HEAD1存储的第一-第一命令CMD1/1、第一-第二命令CMD1/2和第一-第三命令CMD1/3可以不移位，而第七输入命令IN_CMD7可以作为新的第一-第四命令CMD1/4存储在第一命令存储单元1441的队尾TAIL1中。
如上所述，其中从主机102应用的多个输入命令IN_CMD<1:7>输入至第一命令存储单元1441和第二命令存储单元1442的顺序可以根据包含在输入命令IN_CMD<1:7>的每个中的优先级信息而变化。
具体地，与在某时间将多个输入命令CMD<1:7>输入至一个命令存储单元1445的操作相比，根据图13A和13B中的预设优先级将从主机102应用的多个输入命令CMD<1:7>分配和存储至第一命令存储单元1441和第二命令存储单元1442中的操作能够更简单地管理多个输入命令CMD<1:7>。
例如，如图12A和12B所示，在某时间将从主机102应用的多个输入命令CMD<1:7>输入命令存储单元1445的操作期间，每当具有请求强制改变顺序的队首信息H或者次序信息O的命令从主机102输入时，具有灵活信息CP或顺序信息S的优先级信息的命令的存储顺序必须移位。
然而，在根据如图13A和13B所示的预设优先级将从主机102应用的多个输入命令CMD<1:7>分配并存储至第一命令存储单元1441和第二命令存储单元1442中的操作期间，具有(请求强制改变顺序的)队首信息H或者次序信息O的命令可以仅存储在第一命令存储单元1441中，并且具有灵活信息CP或者顺序信息S的命令可以仅存储在第二命令存储单元1442中。因此，与参考图12A和12B描述的方法相比，能够显著减少存储顺序改变的频率。
因此，参考图13A和13B描述的方法可以比参考图12A和12B描述的方法更有效地处理命令。
控制器130以如参考图13A所描述的以链表的形式管理存储在第一命令存储单元1441中的命令CMD1/1、CMD1/2、CMD1/3和CMD1/4的理由可能是存储在第一命令存储单元1441中的命令CMD1/1、CMD1/2、CMD1/3和CMD1/4包含队首信息H或者次序信息O。换言之，从队首HEAD1至队尾TAIL1存储在第一命令存储单元1441中的命令CMD1/1、CMD1/2、CMD1/3和CMD1/4可以通过基于灵活信息的强制顺序的改变而已经排列。因此，控制器130可能需要以链表的形式管理的命令，使得能够根据存储在第一命令存储单元1441中的命令来顺序执行命令。
另一方面，控制器130以树表的形式管理存储在第二命令存储单元1442中的命令CMD2/1、CMD2/2和CMD2/3的理由可能是存储在第二命令存储单元1442中的命令CMD2/1、CMD2/2和CMD2/3包含灵活信息CP或者顺序信息S。换言之，由于从队首HEAD2至队尾TAIL2存储在第二命令存储单元1442中的命令CMD2/1、CMD2/2和CMD2/3首先根据灵活信息排列但不强制排列，所以命令CMD2/1、CMD2/2和CMD2/3能够在需要时重新排列。因此，控制器130可能需要以树表的形式管理存储在第二命令存储单元1442中的命令，使得命令基本上根据存储在第二命令存储单元1442中的顺序执行命令并且能够在需要时灵活管理。
具体地，现在将作为示例描述控制器130以树表的形式管理存储在第二命令存储单元1442中的命令CMD2/1、CMD2/2和CMD2/3。
第一，在输入至第二命令存储单元1442的命令中，控制器130以比具有灵活信息CP的命令低的树级别管理具有顺序信息S的命令。在这种情况下，具有灵活信息CP的命令可以尽可能地优先于具有顺序信息S的命令执行。
控制器130可以基于对应于顺序信息S的各个命令的逻辑地址值管理第二命令存储单元1442中具有顺序信息S的命令的树表级别。即，当存在多个具有顺序信息S的命令时，控制器130可以恰当地管理具有顺序信息S的命令的树表级别，并且确定其执行顺序。此时，控制器130可以基于多个具有顺序信息S的命令输入的顺序排列树表级别。然而，控制器130可以分别地基于对应于多个具有顺序信息S的命令的逻辑地址值排列树表级别。
此外，控制器130可以基于对应于灵活信息CP的各个命令的逻辑地址值管理第二命令存储单元1442中具有灵活信息CP的命令的树表级别。即，当存在多个具有灵活信息CP的命令时，控制器130可以恰当地管理具有灵活信息CP的命令的树表级别，并且确定其执行顺序。此时，控制器130可以基于多个具有灵活信息CP的命令输入的顺序排列树表级别。然而，控制器130可以分别地基于对应于多个具有灵活信息CP的命令的逻辑地址值排列树表级别。
当第二命令存储单元1442中的具有顺序信息S的命令中的特定命令长时间未执行而以原样忽略时，特定命令的执行时间可能过度延迟。在这种情况下，主机102可以确定错误发生。因此，在第二命令存储单元1442中的具有顺序信息S的命令中，即使预设时间经过之后仍未执行的命令的执行顺序必须受到控制，使得该命令优先于具有灵活信息CP的命令执行。因此，控制器130能够将第二命令存储单元1442中的具有顺序信息S的命令中输入至第二命令存储单元1442之后的预设时间内未执行的命令传输至比具有灵活信息CP的命令低的树表级别，以管理该命令。例如，当在预定的时间内顺序信息S的命令已经存储在第二命令存储单元1442中时，在经过预定时间之后，顺序信息S的命令可以设定为具有比输入存储器***110的灵活信息CP的命令更高的优先级。
根据本发明的实施例，存储器***可以检查从主机输入的多个命令的优先级，并且根据检查结果将具有比预设级别更低的优先级的命令和具有比预设级别更高的优先级的命令输入两个不同的命令队列，以便管理所述命令。
通过该操作，能够更简便地处理两个命令队列，由此提高存储器***的命令处理速度。
尽管为了说明的目的已经描述了各种实施例，但对于本领域技术人员而言将明显的是，在不脱离如权利要求所限定的本发明的精神和范围的情况下，可以做出各种改变和变型。
例如，上述实施例中使用的逻辑栅和晶体管的位置和类型可以根据输入信号的极性以不同的方式设定。

Claims (18)

1.一种存储器***，其包括：
控制器，其适于检查多个输入命令的优先级信息，将具有高优先级信息的输入命令作为第一命令存储在第一命令存储单元中，并且将具有低优先级信息的输入命令作为第二命令存储在第二命令存储单元中；以及
一个或多个存储器装置，其适于响应于存储在所述第一命令存储单元或者所述第二命令存储单元中的所述输入命令而操作，
其中所述控制器以链表的形式管理存储在所述第一命令存储单元中的所述第一命令，并且以树表的形式管理存储在所述第二命令存储单元中的所述第二命令。
2.根据权利要求1所述的存储器***，其中所述高优先级信息请求执行顺序的强制改变而不管所述输入命令的输入次序如何。
3.根据权利要求1所述的存储器***，其中所述低优先级信息请求根据所述输入命令的输入次序顺序地执行所述输入命令，同时请求所述执行顺序的灵活改变。
4.根据权利要求1所述的存储器***，其中所述低优先级信息包括：
请求根据所述输入命令的输入次序顺序地执行所述输入命令的顺序信息；以及
请求所述执行顺序的灵活改变以便所述输入命令优先于具有所述顺序信息的命令而执行的灵活信息。
5.根据权利要求4所述的存储器***，其中所述控制器在低于具有所述灵活信息的第二命令的树表级别的所述第二命令存储单元中存储具有所述顺序信息的第二命令。
6.根据权利要求5所述的存储器***，其中所述控制器基于对应于具有所述顺序信息的第二命令的逻辑地址值来管理具有所述顺序信息的第二命令的树表级别，并且基于对应于具有所述灵活信息的第二命令的逻辑地址值来管理具有所述灵活信息的第二命令的树表级别。
7.根据权利要求6所述的存储器***，其中所述控制器将被存储在所述第二命令存储单元中之后的预设时间内未执行的具有所述顺序信息的第二命令传输至树表级别，该树表级别高于具有所述灵活信息的第二命令的树表级别。
8.根据权利要求2所述的存储器***，其中所述高优先级信息包括：
请求所述输入命令必须优先于具有所述低优先级信息的命令而执行的次序信息；以及
请求所述输入命令必须首先执行的队首信息。
9.根据权利要求1所述的存储器***，其中所述控制器将存储在所述第一命令存储单元中的命令优先于存储在所述第二命令存储单元中的命令传输至所述存储器装置。
10.一种包括一个或多个存储器装置的存储器***的操作方法，所述操作方法包括：
检查多个输入命令的优先级信息；以及
将具有高优先级信息的输入命令作为第一命令存储在第一命令存储单元中，将具有低优先级信息的输入命令作为第二命令存储在第二命令存储单元中；以及
传输存储在所述第一命令存储单元或者所述第二命令存储单元中的所述输入命令以操作所述存储器装置，
其中所述输入命令的存储进一步包括：
以链表的形式管理存储在所述第一命令存储单元中的所述第一命令，以及
以树表的形式管理存储在所述第二命令存储单元中的所述第二命令。
11.根据权利要求10所述的操作方法，其中所述高优先级信息请求执行顺序的强制改变而不管所述输入命令的输入次序如何。
12.根据权利要求10所述的操作方法，所述低优先级信息请求根据所述输入命令的输入次序顺序地执行所述输入命令，同时请求所述执行顺序的灵活改变。
13.根据权利要求10所述的操作方法，其中所述低优先级信息包括：
请求根据所述输入命令的输入次序顺序地执行所述输入命令的顺序信息；以及
请求所述执行顺序的灵活改变以便所述输入命令优先于具有所述顺序信息的命令而执行的灵活信息。
14.根据权利要求13所述的操作方法，其中所述第二命令的管理包括在低于具有所述灵活信息的第二命令的树表级别的所述第二命令存储单元中存储具有所述顺序信息的第二命令。
15.根据权利要求14所述的操作方法，其中所述第二命令的管理进一步包括：
基于对应于具有所述顺序信息的第二命令的逻辑地址值来管理具有所述顺序信息的第二命令的树表级别，以及
基于对应于具有所述灵活信息的第二命令的逻辑地址值来管理具有所述灵活信息的第二命令的树表级别。
16.根据权利要求15所述的操作方法，其中所述第二命令的管理进一步包括将被存储在所述第二命令存储单元中之后的预设时间内未执行的具有所述顺序信息的第二命令传输至树表级别，该树表级别高于具有所述灵活信息的第二命令的树表级别。
17.根据权利要求13所述的操作方法，其中所述高优先级信息包括：
请求所述输入命令必须优先于具有所述低优先级信息的命令而执行的次序信息；以及
请求所述输入命令必须首先执行的队首信息。
18.根据权利要求10所述的操作方法，所述输入命令的传输包括将存储在所述第一命令存储单元中的命令优先于存储在所述第二命令存储单元中的命令传输至所述存储器装置。
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