CN106681417B - 适用于射频电路中的带隙基准电路 - Google Patents

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Abstract

本发明涉及一种带隙基准电路，尤其是一种适用于射频电路中的带隙基准电路，属于带隙基准电路的技术领域。按照本发明提供的技术方案，所述适用于射频电路中的带隙基准电路，包括用于与电源Vdd连接的自启动电路以及与所述自启动电路连接的基准电路，所述基准电路与缓冲器负载输出电路连接；在自启动电路上电启动后，自启动电路能对基准电路充电，在基准电路内的电压稳定后，自启动电路关断，且基准电路能产生与温度无关的输出电流Iref，缓冲器负载输出电路根据输出电流Iref输出大小和摆幅稳定的电压。本发明结构紧凑，温漂系数小，噪声低，能够为射频***提供恒定的低噪声电压与电流，安全可靠。

Description

适用于射频电路中的带隙基准电路
技术领域
本发明涉及一种带隙基准电路，尤其是一种适用于射频电路中的带隙基准电路，属于带隙基准电路的技术领域。
背景技术
随着物联网的发展，大数据时代的到来，无线移动通信、无线数据传输和全球定位等技术逐步完善和成熟，微型化、低功耗、低成本、高性能的通信传输设备越来越受到人们的重视，射频集成电路RFIC已被广泛应用于移动通信、卫星通信与全球定位***、无线局域网、蓝牙和ZigBee等短距离通信。射频电路的工作频率通常很高，因此对电源的稳定和噪声等性能也提出了更高的要求，稳定的带隙基准不受电源电压和温度变化的影响，提供一个恒定的输出电压，能够为整个射频电路提供稳定可靠的电源。
射频电路频率很高，寄生效应难以忽略，芯片制造工艺越来越先进，电源电压也变得很低，从电源到地可用的器件也就越来越少，电路设计在保证功能的同时结构需要尽可能的简单，这对带隙基准电路提出了挑战。传统的带隙基准一阶温度补偿结构温漂系数在几十ppm左右，无法满足射频电路的需求；为了保证低的温漂系数采用二阶温度补偿结构，器件增多，温漂系数降低的同时增大了寄生效应，严重影响的电路的性能。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种适用于射频电路的带隙基准电路，其结构紧凑，温漂系数小，噪声低，能够为射频***提供恒定的低噪声电压与电流，安全可靠。
按照本发明提供的技术方案，所述适用于射频电路中的带隙基准电路，包括用于与电源Vdd连接的自启动电路以及与所述自启动电路连接的基准电路，所述基准电路与缓冲器负载输出电路连接；
在自启动电路上电启动后，自启动电路能对基准电路充电，在基准电路内的电压稳定后，自启动电路关断，且基准电路能产生与温度无关的输出电流Iref，缓冲器负载输出电路根据输出电流Iref输出大小和摆幅稳定的电压。
所述自启动电路包括电阻R9，电阻R9的一端与电源Vdd连接，电阻R9的另一端与晶体管Q9的集电极端、晶体管Q9的基极端、晶体管Q8的基极端以及晶体管Q8的集电极端连接，晶体管Q9的发射极端与晶体管Q7的集电极端、晶体管Q7的基极端连接，晶体管Q7的发射极端与地Vee连接；晶体管Q8的发射极端与电容C1的一端连接，电容C1的另一端与地Vee连接；且晶体管Q8的发射极端与电容C1连接后形成与基准电路连接的自启动输出端。
所述基准电路包括与电源Vdd连接的电阻R6、电阻R7以及电阻R8，电阻R8的一端与电源Vdd连接，电阻R8的另一端与晶体管Q4的发射极端连接，电阻R7的一端与电源Vdd连接，电阻R7的另一端与晶体管Q5的发射极端连接，电阻R6的一端与电源Vdd连接，电阻R6的另一端与晶体管Q6的发射极端连接；
晶体管Q4的基极端与晶体管Q5的基极端、晶体管Q5的集电极端、晶体管Q6的基极端以及晶体管Q3的集电极端连接，晶体管Q4的集电极端与自启动电路(110)、晶体管Q1的集电极端以及晶体管Q3的基极端连接，晶体管Q3的发射极端与晶体管Q1的基极端、电阻R1的一端以及晶体管Q2的基极端连接，晶体管Q1的发射极端、电阻R1的另一端均与地Vee连接，晶体管Q2的发射极端通过电阻R2与地Vee连接，在晶体管Q6的集电极端得到输出电流Iref。
所述缓冲器负载输出电路包括电阻R5以及电阻R4，电阻R5的一端与电源Vdd连接，电阻R5的另一端与晶体管Q10的集电极端连接，电阻R4的一端与电源Vdd连接，电阻R4的另一端与晶体管Q11的集电极端连接，晶体管Q10的发射极端、晶体管Q11的发射极端均与晶体管Q12的集电极端连接，晶体管Q12的基极端接收根据输出电流Iref得到的偏置电压Vbias，晶体管Q12的发射极端通过电阻R3与地Vee连接，晶体管Q10的集电极端形成第一电压输出端Vout1，晶体管Q11的集电极端形成第二电压输出端Vout2。
本发明的优点：在自启动电路上电启动后，自启动电路能对基准电路充电，在基准电路内的电压稳定后，自启动电路关断，且基准电路能产生与温度无关的输出电流Iref，缓冲器负载输出电路根据输出电流Iref输出大小和摆幅稳定的电压，结构紧凑，温漂系数小，噪声低，能够为射频***提供恒定的低噪声电压与电流，安全可靠。
附图说明
图1为本发明的模块框图。
图2为图1中带隙基准电流源的分解图。
图3为本发明的电路原理图。
附图标记说明：100-带隙基准电流源、110-自启动电路、120-基准电路以及130-缓冲器负载输出电路。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1和图2所示：为了能够为射频***提供恒定的低噪声电压与电流，且具有较低的温漂系数与噪声低，本发明包括用于与电源Vdd连接的自启动电路110以及与所述自启动电路110连接的基准电路120，所述基准电路120与缓冲器负载输出电路130连接；
在自启动电路110上电启动后，自启动电路110能对基准电路120充电，在基准电路120内的电压稳定后，自启动电路110关断，且基准电路120能产生与温度无关的输出电流Iref，缓冲器负载输出电路130根据输出电流Iref输出大小和摆幅稳定的电压。
具体地，自启动电路110、基准电路120以及缓冲器负载输出电路130形成带隙基准电流源100，对于带隙基准电流源100，输入包括电源Vdd、地Vee，输出包括电压Vout1以及电压Vout2。在电源Vdd上电后，自启动电路110启动，以对基准电路120充电，待基准电路120内的电压稳定后，自启动电路110关断，基准电路120进入工作状态。基准电路120工作时，能产生与温度近似无关的压降，并根据所述与温度无关的压降得到输出电流Iref。缓冲器负载输出电路130根据输出电流Iref大小和摆幅稳定的电压，以实现低噪声稳定的输出信号，提高为下级电路供电的可靠性，有效适用于射频电路。
如图3所示，所述自启动电路120包括电阻R9，电阻R9的一端与电源Vdd连接，电阻R9的另一端与晶体管Q9的集电极端、晶体管Q9的基极端、晶体管Q8的基极端以及晶体管Q8的集电极端连接，晶体管Q9的发射极端与晶体管Q7的集电极端、晶体管Q7的基极端连接，晶体管Q7的发射极端与地Vee连接；晶体管Q8的发射极端与电容C1的一端连接，电容C1的另一端与地Vee连接；且晶体管Q8的发射极端与电容C1连接后形成与基准电路120连接的自启动输出端。
本发明实施例中，电阻R9具有限流作用，晶体管Q7、晶体管Q8以及晶体管Q9均采用NPN三极管，且晶体管Q7、晶体管Q8以及晶体管Q9采用二极管接法。晶体管Q8的基极端、晶体管Q8的集电极端与晶体管Q9的集电极端以及晶体管Q9的基极端相互连接后形成节点N，开始上电时，节点N的电压为VBE9+VBE7，其中，VBE9为晶体管Q9的基极端与晶体管Q9的发射极端间的电压，VBE7为晶体管Q7的基极端与晶体管Q7的发射极端间的电压。
所述基准电路120包括与电源Vdd连接的电阻R6、电阻R7以及电阻R8，电阻R8的一端与电源Vdd连接，电阻R8的另一端与晶体管Q4的发射极端连接，电阻R7的一端与电源Vdd连接，电阻R7的另一端与晶体管Q5的发射极端连接，电阻R6的一端与电源Vdd连接，电阻R6的另一端与晶体管Q6的发射极端连接；
晶体管Q4的基极端与晶体管Q5的基极端、晶体管Q5的集电极端、晶体管Q6的基极端以及晶体管Q3的集电极端端连接，晶体管Q4的集电极端与自启动电路110、晶体管Q1的集电极端以及晶体管Q3的基极端连接，晶体管Q3的发射极端与晶体管Q1的基极端、电阻R1的一端以及晶体管Q2的基极端连接，晶体管Q1的发射极端、电阻R1的另一端均与地Vee连接，晶体管Q2的发射极端通过电阻R2与地Vee连接，在晶体管Q6的集电极端得到输出电流Iref。
本发明实施例中，晶体管Q4与晶体管Q5间形成电流镜，晶体管Q4的集电极端、晶体管Q3的基极端以及晶体管Q1集电极端与晶体管Q8的发射极端连接，且晶体管Q1的集电极端、晶体管Q3的基极端、晶体管Q4的集电极端以及晶体管Q8的发射极端相互连接后形成节点A，晶体管Q3的集电极端与晶体管Q6的基极端、晶体管Q5的基极端、晶体管Q5的集电极端以及晶体管Q4的基极端相互连接后形成节点B，晶体管Q5的发射极与电阻R7连接后形成节点C，晶体管Q6的发射极端与电阻R6连接后形成节点D。晶体管Q4、晶体管Q5以及晶体管Q6为采用PNP的三极管，晶体管Q1、晶体管Q2以及晶体管Q3均采用NPN三极管。
初始上电时，节点A的电压为0，晶体管Q8导通，经过一段时间后，节点A的电压升高，晶体管Q9、晶体管Q7、晶体管Q3、晶体管Q2的尺寸以及电阻R2的大小设计满足VBE3+VBE2+VR1>VBE9+VBE7，A点电压升高为VBE3+VBE2+VR1(VBE2为晶体管Q2发射极端与晶体管Q2基极端的压降，VR1为电阻R1上压降，VBE3为晶体管Q3的发射极端与晶体管Q3基极端的压降，VBE7为晶体管Q7的发射极端与晶体管Q7基极端的压降)，当节点A的电压大于N点电压，晶体管Q8关断，基准电路120启动进入工作状态。
在基准电路120启动导通后，通过晶体管Q3维持节点B电压恒定，电流镜产生相同的电流，其中，晶体管Q3基极电流可以忽略，流过晶体管Q1的电流等于流过晶体管Q3的电流和晶体管Q2的电流之和之和，则有：
其中，IQ1为流过晶体管Q1的电流，VBE1为晶体管Q1的发射极端与晶体管Q1的基极端的压降，VBE2为晶体管Q2的发射极端与晶体管Q2的基极端的压降。
如果电阻R8、电阻R7、电阻R6完全相同，晶体管Q5、晶体管Q4、晶体管Q6相同，在电阻R6上的压降为：
其中，c、d为比例参数，比例参数c、比例参数d的具体取值与晶体管Q1、晶体管Q2、电阻R1和电阻R2工艺参数相关，具体为本技术领域人员所熟知，此处不再赘述。由于VBE为负温度系数，而VBE1-VBE2为正温度系数，而电阻比例的选择又使正负温度系数近似相互抵消，所以使VR6成为了一个和温度近似无关的电压值，即节点C、节点D点处电压与温度近似无关。节点D的电压为基准电压。
进一步地，所述缓冲器负载输出电路130包括电阻R5以及电阻R4，电阻R5的一端与电源Vdd连接，电阻R5的另一端与晶体管Q10的集电极端连接，电阻R4的一端与电源Vdd连接，电阻R4的另一端与晶体管Q11的集电极端连接，晶体管Q10的发射极端、晶体管Q11的发射极端均与晶体管Q12的集电极端连接，晶体管Q12的基极端接收根据输出电流Iref得到的偏置电压Vbias，晶体管Q12的发射极端通过电阻R3与地Vee连接，晶体管Q10的集电极端形成第一电压输出端Vout1，晶体管Q11的集电极端形成第二电压输出端Vout2。
本发明实施例中，晶体管Q10、晶体管Q11以及晶体管Q12可以采用NPN三极管，晶体管Q10的基极端、晶体管Q11的基极端接收差分信号(所述接收的差分信号可以根据需要进行选择或设定，具体为本技术领域人员所熟知，此处不再赘述)，以控制第一电压输出端Vout1、第二电压输出端Vout2输出电压差分信号，以供下级电路使用。
基准电路120内晶体管Q6的集电极端的输出电流Iref通过镜像电路输入到晶体管Q12的基极端，以产生流经晶体管Q12的电流Itail，第二电压输出端Vout2输出的直流电压为：
摆幅为：
Vsw＝ItailR4
其中，Vout,DC为第二电压输出端Vout2输出的直流电压，VSW为摆幅，将输出电流Iref输入到晶体管Q12的镜像电路可以采用本技术领域常用的电路结构，且图中未示出，具体电路结构为本技术领域人员所熟知，此处不再赘述。
由于电流Itail正比于输出电流Iref，所有电阻类型相同，则不同工艺角下电阻R4和电阻R6的比值为一个常数，所以有
Vsw＝ItailR4∝IrefR6∝VR6
也即是缓冲器负载输出电路130的直流电压Vout,DC、摆幅VSW是与VR6成比例的。又由于VR6(电阻R6上的压降)是一个和温度近似无关的电压值，所以这种偏置结构可以使缓冲器负载输出电路130在不同工艺角下的直流电压Vout,DC、输出摆幅保持近似不变。
具体实施时，可通过调整电阻大小和晶体管尺寸按一定比例改变基准电压和电流的大小，来获取不同的基准电压和输出电流；也可以调整Iref支路个数和缓冲器负载输出电路130的个数来实现多路输出。
本发明适应于射频电路的带隙基准电路结构简单，能够给射频***提供一个低噪声的基准电压和电流，输出受温度，电源电压的影响较小。本发明所提出的射频电路中的带隙基准电路温漂系数较小、噪声小，具有重要的应用价值。
上面概述了实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims (2)

1.一种适用于射频电路中的带隙基准电路，其特征是：包括用于与电源Vdd连接的自启动电路(110)以及与所述自启动电路(110)连接的基准电路(120)，所述基准电路(120)与缓冲器负载输出电路(130)连接；
在自启动电路(110)上电启动后，自启动电路(110)能对基准电路(120)充电，在基准电路(120)内的电压稳定后，自启动电路(110)关断，且基准电路(120)能产生与温度无关的输出电流Iref，缓冲器负载输出电路(130)根据输出电流Iref输出大小和摆幅稳定的电压；
所述基准电路(120)包括与电源Vdd连接的电阻R6、电阻R7以及电阻R8，电阻R8的一端与电源Vdd连接，电阻R8的另一端与晶体管Q4的发射极端连接，电阻R7的一端与电源Vdd连接，电阻R7的另一端与晶体管Q5的发射极端连接，电阻R6的一端与电源Vdd连接，电阻R6的另一端与晶体管Q6的发射极端连接；
晶体管Q4的基极端与晶体管Q5的基极端、晶体管Q5的集电极端、晶体管Q6的基极端以及晶体管Q3的集电极端连接，晶体管Q4的集电极端与自启动电路(110)、晶体管Q1的集电极端以及晶体管Q3的基极端连接，晶体管Q3的发射极端与晶体管Q1的基极端、电阻R1的一端以及晶体管Q2的基极端连接，晶体管Q1的发射极端、电阻R1的另一端均与地Vee连接，晶体管Q2的发射极端通过电阻R2与地Vee连接，在晶体管Q6的集电极端得到输出电流Iref；
所述缓冲器负载输出电路(130)包括电阻R5以及电阻R4，电阻R5的一端与电源Vdd连接，电阻R5的另一端与晶体管Q10的集电极端连接，电阻R4的一端与电源Vdd连接，电阻R4的另一端与晶体管Q11的集电极端连接，晶体管Q10的发射极端、晶体管Q11的发射极端均与晶体管Q12的集电极端连接，晶体管Q12的基极端接收根据输出电流Iref得到的偏置电压Vbias，晶体管Q12的发射极端通过电阻R3与地Vee连接，晶体管Q10的集电极端形成第一电压输出端Vout1，晶体管Q11的集电极端形成第二电压输出端Vout2。
2.根据权利要求1所述的适用于射频电路中的带隙基准电路，其特征是：所述自启动电路(120)包括电阻R9，电阻R9的一端与电源Vdd连接，电阻R9的另一端与晶体管Q9的集电极端、晶体管Q9的基极端、晶体管Q8的基极端以及晶体管Q8的集电极端连接，晶体管Q9的发射极端与晶体管Q7的集电极端、晶体管Q7的基极端连接，晶体管Q7的发射极端与地Vee连接；晶体管Q8的发射极端与电容C1的一端连接，电容C1的另一端与地Vee连接；且晶体管Q8的发射极端与电容C1连接后形成与基准电路(120)连接的自启动输出端。
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