CN106656161A - 一种轨到轨的自适应快速响应缓冲器电路 - Google Patents

一种轨到轨的自适应快速响应缓冲器电路 Download PDF

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Abstract

本发明涉及一种轨到轨的自适应快速响应缓冲器电路。本发明为了解决传统的缓冲器的功耗、响应速度难以折中的难题，提出了一种新型的电路结构：通过采用NMOS差分输入对和PMOS差分输入对并联的方式，实现轨到轨的输入，并在NMOS差分输入对的负载处引入一个反馈环路，从而使输入级的响应速度与输入信号的幅度呈自适应变化：输入信号的幅度越大，NMOS差分输入管响应速度越大；输出级采用推挽式的结构，使输出端口的电流能够灵活地流出或流进，在保证电源效率的情况下，进一步提高了缓冲器的响应速度。

Description

一种轨到轨的自适应快速响应缓冲器电路
技术领域
本发明涉及一种轨到轨的自适应快速响应缓冲器电路，属于集成电路技术领域。
背景技术
在所有的电子设备和产品中，都离不开电源管理芯片。低压差线性稳压器(LDO)便是电源管理芯片的重要模块之一，它能够产生并且维持一个精确稳定的不随输入电压、负载环境以及工作条件变化的输出电压，常用于满足各类处理器和专用集成电路(ASIC)供电需求。然而随着半导体工艺技术的不断升级，芯片的集成度越来越高，器件的功能更多、运行速度更快、工作电流变化更剧烈，特别是SOC中许多功能与时钟具有同时性，会导致在很短的时间内器件工作电流非常剧烈(电流由mA级变化到A级)，驱动LDO能够提供更大的供电电流、更高响应速度、更严格的电压反馈精度以及更高的效率性能。
LDO若要提供较高负载电流，其输出功率管必须足够大，在能提供安培级的电流的LDO中，其输出功率管的往往面积超过50％以上，导致其栅极会呈现很大的寄生电容，当负载剧烈变化时，缓冲器对输出功率管的栅极迅速充放电，通过栅极电压对输出功率管进行调整，以实现稳压输出。图1(a)和图1(b)所示为传统的源跟随的缓冲器结构，采用PMOS管或NMOS管通过源极对输出功率管的栅极进行缓冲充电或放电。这种电路结构存在一些缺点：(1)采用PMOS管或NMOS管，其输入范围无法实现轨到轨；(2)缓冲器属于A类工作状态，电流源必须足够大才能满足LDO的响应速度，增大了电路的功耗。
针对图1中的缺点(1)，现有技术提出一种如图2所示混合了PMOS管和NMOS管的差分输入对，从而扩展了输入范围，实现了轨到轨的输入；但是对于缺点(2)，仍然无法解决。
发明内容
本发明为了解决传统的缓冲器电路输入范围小、响应速度慢、功耗高的缺点，本发明提供一种轨到轨的自适应快速响应缓冲器电路。
本发明所采用的技术方案如下：一种轨到轨的自适应快速响应缓冲器电路包括输入级、输出级；其中输入级采用NMOS差分输入对和PMOS差分输入对，以实现轨到轨的输入；输出级采用工作于AB类工作状态的推挽式的结构，在较高的电源效率下实现大摆幅输出。
其中输入级包括：NMOS差分输入对和PMOS差分输入对并联，所述NMOS差分输入对包括源极对应连接并连接电流沉ISS1的NMOS管MN1和NMOS管MN2；所述PMOS差分输入对包括源极对应连接并连接电流源ISS2的PMOS管MP1和PMOS管MP2；NMOS管MN1栅极和PMOS管MP2栅极相连并连接正端输入Vi_p，NMOS管MN2栅极和PMOS管MP1栅极相连并连接负端输入Vi_n；NMOS管MN1的漏极与PMOS管MP9的漏极、跨导运算放大器Gm1的正端输入连接；PMOS管MP9的栅极与跨导运算放大器Gm1的输出端、PMOS管MP3的栅极连接；PMOS管MP3的漏极与PMOS管MP5的源极连接；PMOS管MP5的漏极与PMOS管MP1的漏极、PMOS管MP7的源极、NMOS管MN4的栅极连接；PMOS管MP7的漏极与地连接；PMOS管MP7的栅极通过与电阻串联，最终连接地；NMOS管MN2的漏极与PMOS管MP10的漏极、跨导运算放大器Gm2的正端输入连接；PMOS管MP10的栅极与跨导运算放大器Gm2的输出端、PMOS管MP4的栅极连接；PMOS管MP4的漏极与PMOS管MP6的源极连接；PMOS管MP6的漏极与PMOS管MP2的漏极、PMOS管MP8的源极、NMOS管MN3的栅极连接；PMOS管MP8的漏极与地连接；PMOS管MP8的栅极通过与电阻串联，最终连接地；所述输出级为两级推挽式的结构，包括：源极对应连接并连接电流沉ISS1的NMOS管MN3和NMOS管MN4构成差分对结构；NMOS管MN3的漏极连接PMOS管MP11的漏极、栅极以及PMOS管MP12的栅极；NMOS管MN4的漏极连接PMOS管MP13的漏极、栅极以及PMOS管MP14的栅极连接；PMOS管MP12的漏极与NMOS管MN5的漏极、栅极和NMOS管MN6的栅极连接；PMOS管MP14的漏极与NMOS管MN6的漏极连接作为缓冲器的输出端口Vout；输入级实现轨到轨的输入，输出级采用工作于AB类工作状态的推挽式的结构，在较高的电源效率下实现大摆幅输出；其中PMOS管MP3源级、PMOS管MP4源级、PMOS管MP9源级、PMOS管MP10源级、PMOS管MP11源级、PMOS管MP12源级、PMOS管MP13源级、PMOS管MP14源级均接高电平，NMOS管MN5源级、NMOS管MN6源级均接地。
进一步的，所述跨导运算放大器Gm1和PMOS管MP9，跨导运算放大器Gm2和PMOS管MP10分别是一个受控的电流源负载，跨导运算放大器会根据输入信号的幅度自适应控制PMOS电流。
进一步的，所述跨导运算放大器Gm1和PMOS管MP9电流构成一个反馈的环路，跨导运算放大器Gm2和PMOS管MP10电流构成一个反馈的环路，要求组成的反馈环路的环路增益小于1，确定环路是稳定的。
本发明的有益效果是：通过在NMOS差分输入的负载处引入反馈电路，使输入级，特别是NMOS差分输入的负载处的PMOS尾电流能够根据输入信号的幅度的大小自适应调节尾电流的大小，从而保证输入级能够快速响应输入信号的变化；输出级采用推挽式的结构，使输出端口的电流能够灵活地流出或流进，在保证电源效率的情况下，进一步提高了缓冲器的响应速度。
附图说明
图1的(a)和(b)是传统的源跟随结构的缓冲器电路结构。
图2是传统的轨到轨输入差分输入的电路结构。
图3是本发明的轨到轨的自适应快速响应缓冲器电路原理图。
具体实施方式
下面结合附图和实施例对本发明进一步说明。这些附图均为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。
本发明首先在传统的轨到轨结构的基础上，通过在差分输入的负载处引入一个反馈电路，如图3中的虚线框所示，实现一种轨到轨的自适应快速响应缓冲器电路。
如图3所示，一种轨到轨的自适应快速响应缓冲器电路包括输入级、输出级。
输入级包括：NMOS差分输入对和PMOS差分输入对并联，所述NMOS差分输入对包括源极对应连接并连接电流沉ISS1的NMOS管MN1和NMOS管MN2；所述PMOS差分输入对包括源极对应连接并连接电流源ISS2的PMOS管MP1和PMOS管MP2；NMOS管MN1栅极和PMOS管MP2栅极相连并连接正端输入Vi_p，NMOS管MN2栅极和PMOS管MP1栅极相连并连接负端输入Vi_n；NMOS管MN1的漏极与PMOS管MP9的漏极、跨导运算放大器Gm1的正端输入连接；PMOS管MP9的栅极与跨导运算放大器Gm1的输出端、PMOS管MP3的栅极连接；PMOS管MP3的漏极与PMOS管MP5的源极连接；PMOS管MP5的漏极与PMOS管MP1的漏极、PMOS管MP7的源极、NMOS管MN4的栅极连接；PMOS管MP7的漏极与地连接；PMOS管MP7的栅极通过与电阻串联，最终连接地；NMOS管MN2的漏极与PMOS管MP10的漏极、跨导运算放大器Gm2的正端输入连接；PMOS管MP10的栅极与跨导运算放大器Gm2的输出端、PMOS管MP4的栅极连接；PMOS管MP4的漏极与PMOS管MP6的源极连接；PMOS管MP6的漏极与PMOS管MP2的漏极、PMOS管MP8的源极、NMOS管MN3的栅极连接；PMOS管MP8的漏极与地连接；PMOS管MP8的栅极通过与电阻串联，最终连接地。
所述输出级为两级推挽式的结构，包括：源极对应连接并连接电流沉ISS1的NMOS管MN3和NMOS管MN4构成差分对结构；NMOS管MN3的漏极连接PMOS管MP11的漏极、栅极以及PMOS管MP12的栅极；NMOS管MN4的漏极连接PMOS管MP13的漏极、栅极以及PMOS管MP14的栅极连接；PMOS管MP12的漏极与NMOS管MN5的漏极、栅极和NMOS管MN6的栅极连接；PMOS管MP14的漏极与NMOS管MN6的漏极连接作为缓冲器的输出端口Vout
输入级采用NMOS差分输入对(MN1与MN2)和PMOS差分输入对(MP1和MP2)，以实现轨到轨的输入；输入级NMOS差分输入对的负载是如图3虚线框中所示电路结构，为一个由跨导运算放大器控制的PMOS电流，再通过PMOS管MP3、MP4，与PMOS差分输入对信号一起，通过负载为二极管连接结构的NMOS管，作为输出级的输入信号。输出级是一个两级的推挽式的结构，通过差分输入(MN3和MN4)的二极管结构(MP11和MP13)推挽第二级(MP14和MN6)输出。
本发明电路具体工作原理如下：
输入级为差分输入结构，以正端输入Vi_p为例，当Vi_p增大时，对于NMOS差分输入管，A点电位减小，同时A点作为跨导运放的正端输入，使PMOS栅极B点较小，控制PMOS负载电流源MP9漏电流增大，形成反馈减小A点电位减小幅度，同通过MP3的共源级传递到输出级，提高缓冲器的响应速度；对于PMOS差分输入管，当Vi_p增大时，F点电压较小；F点作为输出级的输入端，通过两级推挽结构驱动输出端口。其中对于NMOS差分输入管响应速度，会随着输入信号的幅度的变化而呈自适应变化：输入信号的幅度越大，NMOS差分输入管响应速度越大。
同理，以负端输入Vi_n进行分析时，缓冲器的各个节点电压变化，以及输入信号的幅度与NMOS差分输入管响应速度关系，具有类似的作用。
跨导运算放大器Gm1和PMOS管MP9电流构成一个反馈的环路，跨导运算放大器Gm2和PMOS管MP10电流构成一个反馈的环路，要求组成的反馈环路的环路增益小于1，确定环路是稳定的。
通过上述分析，我们发现本发明一种轨到轨的自适应快速响应缓冲器电路通过采用NMOS差分输入对和PMOS差分输入对并联的方式，实现轨到轨的输入，并在NMOS差分输入对的负载处引入一个反馈，从而使输入级的响应速度与输入信号的幅度自适应变化：输入信号的幅度越大，NMOS差分输入管响应速度越大；输出级采用推挽式的结构，使输出端口的电流能够灵活地流出或流进，在保证电源效率的情况下，进一步提高了缓冲器的响应速度。
以上述依据本发明的理想实施例为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。

Claims (3)

1.一种轨到轨的自适应快速响应缓冲器电路，其特征是：包括输入级、输出级；其中输入级包括：NMOS差分输入对和PMOS差分输入对并联，所述NMOS差分输入对包括源极对应连接并连接电流沉ISS1的NMOS管MN1和NMOS管MN2；所述PMOS差分输入对包括源极对应连接并连接电流源ISS2的PMOS管MP1和PMOS管MP2；NMOS管MN1栅极和PMOS管MP2栅极相连并连接正端输入Vi_p，NMOS管MN2栅极和PMOS管MP1栅极相连并连接负端输入Vi_n；NMOS管MN1的漏极与PMOS管MP9的漏极、跨导运算放大器Gm1的正端输入连接；PMOS管MP9的栅极与跨导运算放大器Gm1的输出端、PMOS管MP3的栅极连接；PMOS管MP3的漏极与PMOS管MP5的源极连接；PMOS管MP5的漏极与PMOS管MP1的漏极、PMOS管MP7的源极、NMOS管MN4的栅极连接；PMOS管MP7的漏极与地连接；PMOS管MP7的栅极通过与电阻串联，最终连接地；NMOS管MN2的漏极与PMOS管MP10的漏极、跨导运算放大器Gm2的正端输入连接；PMOS管MP10的栅极与跨导运算放大器Gm2的输出端、PMOS管MP4的栅极连接；PMOS管MP4的漏极与PMOS管MP6的源极连接；PMOS管MP6的漏极与PMOS管MP2的漏极、PMOS管MP8的源极、NMOS管MN3的栅极连接；PMOS管MP8的漏极与地连接；PMOS管MP8的栅极通过与电阻串联，最终连接地；
所述输出级为两级推挽式的结构，包括：源极对应连接并连接电流沉ISS1的NMOS管MN3和NMOS管MN4构成差分对结构；NMOS管MN3的漏极连接PMOS管MP11的漏极、栅极以及PMOS管MP12的栅极；NMOS管MN4的漏极连接PMOS管MP13的漏极、栅极以及PMOS管MP14的栅极连接；PMOS管MP12的漏极与NMOS管MN5的漏极、栅极和NMOS管MN6的栅极连接；PMOS管MP14的漏极与NMOS管MN6的漏极连接作为缓冲器的输出端口Vout；输入级实现轨到轨的输入，输出级采用工作于AB类工作状态的推挽式的结构，在较高的电源效率下实现大摆幅输出；其中PMOS管MP3源级、PMOS管MP4源级、PMOS管MP9源级、PMOS管MP10源级、PMOS管MP11源级、PMOS管MP12源级、PMOS管MP13源级、PMOS管MP14源级均接高电平，NMOS管MN5源级、NMOS管MN6源级均接地。
2.根据权利要求1所述的一种轨到轨的自适应快速响应缓冲器电路，其特征是：所述跨导运算放大器Gm1和PMOS管MP9，跨导运算放大器Gm2和PMOS管MP10分别是一个受控的电流源负载，跨导运算放大器会根据输入信号的幅度自适应控制PMOS电流。
3.根据权利要求1，2所述的一种轨到轨的自适应快速响应缓冲器电路，其特征是：所述跨导运算放大器Gm1和PMOS管MP9电流构成一个反馈的环路，跨导运算放大器Gm2和PMOS管MP10电流构成一个反馈的环路，要求组成的反馈环路的环路增益小于1，确定环路是稳定的。
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