CN106649156A - 服务器 - Google Patents

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Abstract

本发明提供了一种服务器，所述服务器包括主板、桥接板与多个子板，所述桥接板电性连接主板。多个子板分别电性连接桥接板。主板用以依据非挥发性存储器储存装置(Non‑Volatile Memory Express,NVME)的传输规格提供资料信号。桥接板用以依据非挥发性存储器储存装置的传输规格取得资料信号。桥接板用以依据资料信号或非挥发性存储器储存装置的传输规格产生子资料信号。子板的其中之一用以依据非挥发性存储器储存装置的传输规格取得子资料信号的其中之一。桥接板用以依据主板的指示，令子板其中之一侦测所具有的储存模块至少其中之一，以产生至少一状态参数或产生至少一模式判断结果。

Description

服务器
技术领域
本发明涉及服务器技术领域，特别涉及一种具有非挥发性存储器储存装置传输界面(Non-Volatile Memory Express,NVME)的服务器。
背景技术
现在硬盘的界面一般是采用串列式小型计算机***界面(Serial AttachedSmall Computer System Interface,SAS)或近线型串列式小型计算机***界面(NLL-SAS)。虽然串列式小型计算机***界面已经从6G界面过渡到12G界面。但是，对于快闪存储器硬盘(Solid State Disk,SSD)或者是其他采用相变化存储器(phase change memory,PCM)或者磁阻式随机存取存储器(magnetoresistive random access memory)的储存媒介来说，串列式小型计算机***界面的频宽已不堪使用，而且串列式小型计算机***界面的时间延迟(latency)更是大问题。在某些情况下，当快捷外部连结标准(PeripheralComponent Interconnect Express,PCIE)界面卡直接接到主板上时，有时快捷外部连结标准界面卡的线路还有可能会影响到主板。
发明内容
本发明在于提供一种服务器，以克服以往串列式小型计算机***界面无法有效地适用于新创界面的问题。
本发明揭露了一种服务器，所述的服务器具有主板、桥接板与多个子板。桥接板电性连接主板。多个子板分别电性连接桥接板。主板用以依据非挥发性存储器储存装置(Non-Volatile Memory Express,NVME)的传输规格提供资料信号。桥接板用以依据非挥发性存储器储存装置的传输规格取得资料信号。且桥接板用以依据资料信号产生多个子资料信号。且桥接板用以依据非挥发性存储器储存装置的传输规格产生子资料信号。每一子板具有多个储存模块。子板的其中之一用以依据非挥发性存储器储存装置的传输规格取得子资料信号的其中之一。且子板的其中之一依据非挥发性存储器储存装置的传输规格将接收到的子资料信号提供给子板的储存模块。桥接板用以依据主板的指示，令子板其中之一侦测所具有的储存模块至少其中之一，以产生至少一状态参数或产生至少一模式判断结果。
综合上所述，本发明提供了一种服务器，通过使非挥发性存储器储存装置传输界面经由快捷外部连结标准总线直接接到中央处理器，降低了硬件上与软件上的时间延迟。而且，更具有多线程(thread)使用、并行访问以及更深的队列深度(queue depth)。另一方面，***可以自动识别支援非挥发性存储器储存装置传输界面与快捷外部连结标准总线等规格的界面卡，并不需要额外增加驱动电路或是驱动程序，便于使用者使用。
以上之关于本揭露内容的说明及以下的实施方式的说明是用以示范与解释本发明的精神与原理，并且提供本发明的专利申请范围更进一步的解释。
附图说明
图1为根据本发明一实施例所绘示的服务器的功能方块图。
图2为根据本发明另一实施例所绘示的服务器的功能方块图。
图3为根据本发明更一实施例所绘示的服务器的功能方块图。
图4为根据本发明又一实施例所绘示的服务器的功能方块图。
图5为根据本发明再一实施例所绘示的服务器的功能方块图。
符合说明：
1～4：服务器
12～42：主板
14～44：桥接板
16a、16b～46a、46b、56a：子板
162a、162b、164a、164b～462a、462b、464a、464b、562a、564a：储存模块
222～422：基板控制器
242～442：第一扩展器
324～424：处理器
344、346、444、446：缓冲器
426：平台路径控制器
448：时脉缓冲器
5622a、5642a：连接界面
564：侦测单元
566：组态储存单元
568：开关单元
具体实施方式
以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何熟习相关技艺者了解本发明的技术内容并据以实施，且根据本说明书所揭露的内容、申请专利范围及图式，任何熟习相关技艺者可轻易地理解本发明相关的目的及优点。以下的实施例是进一步详细说明本发明的观点，但非以任何观点限制本发明的范畴。
请参照图1，图1为根据本发明一实施例所绘示的服务器的功能方块图。如图1所示，服务器1具有主板12、桥接板14与多个子板。在图1所示的实施例中，以举子板16a、16b为例进行说明，但子板的数量并不以此为限。子板具有多个储存模块。以子板16a来说，子板16a具有储存模块162a与储存模块164a。在此同样不限制每一子板所具有的储存模块数量。桥接板14电性连接主板12。子板16a与子板16b分别电性连接桥接板14。储存模块162a与储存模块164a例如为硬盘(Hard Disk Drive,HDD)或固态硬盘(Solid State Disk,SSD)，在此并不限制储存模块的硬件架构。
主板12用以依据非挥发性存储器储存装置(Non-Volatile Memory Express,NVME)的传输规格提供资料信号。
桥接板14用以依据非挥发性存储器储存装置的传输规格取得资料信号。且桥接板14用以依据资料信号产生多个子资料信号。且桥接板14用以依据非挥发性存储器储存装置的传输规格产生子资料信号。
子板16a、16b的其中之一用以依据非挥发性存储器储存装置的传输规格取得子资料信号的其中之一。且子板16a、16b的其中之一依据非挥发性存储器储存装置的传输规格将接收到的子资料信号提供给子板16a、16b所具有的储存模块。举子板16a为例来说，且子板16a依据非挥发性存储器储存装置的传输规格将接收到的子资料信号提供给储存模块162a、164a。子板16a、16b例如位于同一块背板(backplane)上，但并不以此为限。
桥接板14用以依据主板12的指示，令子板16a、16b其中之一侦测所具有的储存模块至少其中之一，以产生至少一状态参数或产生至少一模式判断结果。以子板16a来说，桥接板14依据主板12的指示令子板16a侦测储存模块162a与储存模块164a，以产生至少一状态参数或产生至少一模式判断结果。所述的状态参数例如为储存模块162a、164a的的工作频率、传输资料量、错误资料量或异常磁区号，所述的模式判断结果例如为，储存模块是否有可能即将损坏、储存模块是否已经损坏、储存模块正常、储存模块正被读取或者是储存模块是用以作为独立硬盘冗余阵列(RedundantArray ofIndependent Disks,RAID)中的其中一个储存单元。上述仅为举例示范，但实际上并不以此为限。
请参照图2，图2为根据本发明另一实施例所绘示的服务器的功能方块图。在图2所示的实施例中，主板更具有基板控制器222，桥接板24还包括第一扩展器242。基板控制器222用以依据集成电路总线(Inter-Integrated Circuit,I2C)的传输规格提供基板控制信号。第一扩展器242用以依据所述基板控制信号产生多个子基板控制信号。在一实施例中，基板控制信号为4×4的快捷外部连结标准信号，而子基板控制信号则是由基板控制信号中产生的2×4快捷外部连结标准信号。基板控制信号与子基板控制信号的信号格式为所属技术领域具有通常知识者经详阅本说明书后得以依据实际的硬件需求而自行定义，并不以上述为限。举例来说，在一实施例中，服务器具有三个子板，基板控制信号为6×4的快捷外部连结标准信号，而子基板控制信号则是由基板控制信号中产生的2×4快捷外部连结标准信号。在另一实施例中，服务器具有三个子板，基板控制信号为6×4的快捷外部连结标准信号，而子基板控制信号则分别是由基板控制信号中产生的1×4快捷外部连结标准信号、2×4快捷外部连结标准信号与3×4快捷外部连结标准信号。上述仅为举例示范，实际上并不以此为限。
桥接板24用以依据集成电路总线的传输规格将多个子基板控制信号其中之一提供给子板26a、26b其中之一。其中，子基板控制信号其中之一用以指示子板26a、26b其中之一侦测所具有的储存模块至少其中之一，以产生至少一状态参数。
请参照图3，图3为根据本发明更一实施例所绘示的服务器的功能方块图。在图3所示的实施例中，主板32更具有处理器324，桥接板34更具有多个缓冲器344、346。在此实施例中，缓冲器的数量是对应于子板的数量，然于实务上并不以此为限。处理器324电性连接基板控制器322。缓冲器344分别电性连接第一扩展器342与子板36a，缓冲器346分别电性连接第一扩展器342与子板36b。
处理器324用以依据集成电路总线的传输规格提供处理器控制信号。不同的缓冲器用以依据处理器控制信号产生不同的子处理器控制信号。桥接板34用以依据集成电路总线的传输规格将子处理器控制信号其中之一提供给子板其中之一。在此实施例中，缓冲器344用以依据处理器控制信号产生第一子处理器控制信号，第一子处理器控制信号被提供给子板36a。缓冲器346用以依据处理器控制信号产生第二子处理器控制信号，第二子处理器控制信号被提供给子板36b。其中，子处理器控制信号其中之一用以指示子板36、36b其中之一侦测所具有的储存模块至少其中之一，以产生至少一模式判断结果。举储存模块36a来说，子板36a用以依据缓冲器344所产生的子处理器控制信号侦测储存模块362a与储存模块364a至少其中之一，以产生至少一模式判断结果。在一实施例中，处理器324是用以提供资料信号。
请参照图4，图4为根据本发明又一实施例所绘示的服务器的功能方块图。在图4所示的实施例中，主板42更具有平台路径控制器422(Platform Controller Hub,PCH)，桥接板44更具有时脉缓冲器448。平台路径控制器426电性连接时脉缓冲器448，时脉缓冲器448电性连接子板46a与子板46b。
平台路径控制器422用以提供时脉信号。时脉缓冲器448用以依据时脉信号产生多个子时脉信号。桥接板44用以将子时脉信号的至少其中之一提供给子板其中之一。时脉信号是用以指示一第一时脉，各子时脉信号是用以指示多个第二时脉，第一时脉与各第二时脉可以相同或是不相同，各第二时脉彼此可以是相同或是不相同，在此并不加以限制。
请参照图5，图5为根据本发明再一实施例所绘示的服务器的功能方块图。在图5所示的实施例中，举子板56a来说，子板56a的其中之一更具有侦测单元564、组态储存单元566与开关单元568，且子板56的储存模块562a与储存模块564a更分别具有连接界面5622a与连接界面5642a。侦测单元564分别电性连接储存单元562a与储存单元564a。组态储存单元566电性连接侦测单元564。开关单元568电性连接储存单元562a与储存单元564a。
组态储存单元566用以储存关联于侦测单元564的设定组态。侦测单元564是依据组态储存单元566所储存的设定组态侦测子板56a的储存模块562a、564a。设定组态例如关联于储存模块562a、564a的温度、资料与相关设定，在此并不加以限制。
开关单元568用以接收前述的子基板控制信号。开关单元568用以选择性地将子基板控制信号提供给储存模块562a或储存模块564a。因此，可以有效地节约背板空间并且能够保证储存模块正常地工作。
储存模块562a、564a更分别经由连接界面5622a、5642a电性连接至服务器的容置壳体。容置壳体上的相关电路是经由连接界面5622a、5642a分别接收子基板控制信号，以进行分析控制或提供给外部装置使用。
综合以上所述，本发明提供了一种服务器，通过使非挥发性存储器储存装置传输界面经由快捷外部连结标准总线直接接到中央处理器，降低了硬件上与软件上的时间延迟。而且，基于上述的架构，本发明所提供的服务器更具有多线程(thread)使用、并行访问以及更深的队列深度(queue depth)。另一方面，***可以自动识别支援非挥发性存储器储存装置传输界面与快捷外部连结标准总线等规格的界面卡，并不需要额外增加驱动电路或是驱动程序，便于使用者使用。此外，更有效地利用了机箱空间，相当具有实用性。
虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明。在不脱离本发明的精神和范围内，所为的更动与润饰，均属本发明的专利保护范围。关于本发明所界定的保护范围请参考所附的申请专利范围。

Claims (8)

1.一种服务器，其特征在于，包括：
一主板，用以依据非挥发性存储器储存装置的传输规格提供一资料信号；
一桥接板，电性连接所述主板，用以依据非挥发性存储器储存装置的传输规格取得所述资料信号，且所述桥接板用以依据所述资料信号产生多个子资料信号，且所述桥接板用以依据非挥发性存储器储存装置的传输规格产生所述多个子资料信号；以及
多个子板，分别电性连接所述桥接板，每一所述子板包括多个储存模块，所述多个子板的其中之一用以依据非挥发性存储器储存装置的传输规格取得所述多个子资料信号的其中之一，且所述多个子板的其中之一依据非挥发性存储器储存装置的传输规格将接收到的所述子资料信号提供给所述子板的所述多个储存模块；
其中，所述桥接板用以依据所述主板的指示，令所述多个子板其中之一侦测所具有的所述多个储存模块至少其中之一，以产生至少一状态参数或产生至少一模式判断结果。
2.如权利要求1所述的服务器，其特征在于，所述主板还包括一基板控制器，所述基板控制器用以依据集成电路总线的传输规格提供一基板控制信号，所述桥接板还包括一第一扩展器，所述第一扩展器用以依据所述基板控制信号产生多个子基板控制信号，所述桥接板用以依据集成电路总线的传输规格将所述多个子基板控制信号其中之一提供给所述多个子板其中之一；
其中，所述多个子基板控制信号其中之一用以指示所述多个子板其中之一侦测所具有的所述多个储存模块至少其中之一，以产生至少一状态参数。
3.如权利要求1所述的服务器，其特征在于，所述主板还包括一处理器，所述处理器用以依据集成电路总线的传输规格提供一处理器控制信号，所述桥接板具有多个缓冲器，不同的所述缓冲器用以依据所述处理器控制信号产生不同的子处理器控制信号，所述桥接板用以依据集成电路总线的传输规格将所述多个子处理器控制信号其中之一提供给所述多个子板其中之一；
其中，所述多个子处理器控制信号其中之一用以指示所述多个子板其中之一侦测所具有的所述多个储存模块至少其中之一，以产生所述至少一模式判断结果。
4.如权利要求3所述的服务器，其特征在于，所述处理器是用以提供所述资料信号。
5.如权利要求1所述的服务器，其特征在于，所述主板还包括一平台路径控制器，所述平台路径控制器用以提供一时脉信号，所述桥接板更具有一时脉缓冲器，所述时脉缓冲器用以依据所述时脉信号产生多个子时脉信号，所述桥接板用以将所述多个子时脉信号的至少其中之一提供给所述多个子板其中之一。
6.如权利要求1所述的服务器，其特征在于，所述多个子板其中之一还包括一侦测单元与一组态储存单元，所述组态储存单元用以储存关联于所述侦测单元的一设定组态，所述侦测单元是依据所述组态储存单元所储存的所述设定组态侦测所述子板的所述多个储存模块。
7.如权利要求1所述的服务器，其特征在于，所述多个子板其中之一还包括一开关单元，所述开关单元电性连接所述子板的所述多个储存模块，且所述开关单元用以接收所述子基板控制信号，所述开关单元用以选择性地将所述子基板控制信号提供给所述多个储存模块。
8.如权利要求1所述的服务器，其特征在于，所述多个子板其中之一的每一储存模块还包括一连接界面，所述多个子板其中之一的所述多个储存模块更经由所述多个连接界面电性连接至一容置壳体，所述容置壳体是经由所述多个连接界面分别接收所述多个子基板控制信号。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI790130B (zh) * 2022-02-25 2023-01-11 神雲科技股份有限公司 伺服器

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10459665B2 (en) * 2017-04-03 2019-10-29 Samsung Electronics Co., Ltd. System and method of configuring NVMe-oF devices using a baseboard management controller (BMC)
US11243881B2 (en) * 2018-08-03 2022-02-08 University of Pittsburgh—of the Commonwealth System of Higher Education Practical ORAM delegation for untrusted memory on cloud servers
CN113392046A (zh) * 2021-06-10 2021-09-14 杭州华澜微电子股份有限公司 一种数据传输方法、装置及电子设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080250127A1 (en) * 2006-01-26 2008-10-09 Fujitsu Limited Network management program, network management device, and network management method
TW201327162A (zh) * 2011-12-26 2013-07-01 Inventec Corp 硬碟動態映射方法與應用其之伺服器
CN103455395A (zh) * 2013-08-08 2013-12-18 华为技术有限公司 一种硬盘故障的检测方法及装置
CN104217180A (zh) * 2014-09-07 2014-12-17 杭州华澜微科技有限公司 一种加密存储盘
CN104239245A (zh) * 2013-06-07 2014-12-24 祥硕科技股份有限公司 电子***与运作方法
US20150234766A1 (en) * 2014-02-19 2015-08-20 Datadirect Networks, Inc. High bandwidth symmetrical storage controller
CN106104500A (zh) * 2013-11-26 2016-11-09 英特尔公司 存储数据的方法和设备

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080250127A1 (en) * 2006-01-26 2008-10-09 Fujitsu Limited Network management program, network management device, and network management method
TW201327162A (zh) * 2011-12-26 2013-07-01 Inventec Corp 硬碟動態映射方法與應用其之伺服器
CN104239245A (zh) * 2013-06-07 2014-12-24 祥硕科技股份有限公司 电子***与运作方法
CN103455395A (zh) * 2013-08-08 2013-12-18 华为技术有限公司 一种硬盘故障的检测方法及装置
CN106104500A (zh) * 2013-11-26 2016-11-09 英特尔公司 存储数据的方法和设备
US20150234766A1 (en) * 2014-02-19 2015-08-20 Datadirect Networks, Inc. High bandwidth symmetrical storage controller
CN104217180A (zh) * 2014-09-07 2014-12-17 杭州华澜微科技有限公司 一种加密存储盘

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI790130B (zh) * 2022-02-25 2023-01-11 神雲科技股份有限公司 伺服器

Also Published As

Publication number Publication date
US20180157612A1 (en) 2018-06-07
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US10140235B2 (en) 2018-11-27

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