CN106647500A

CN106647500A - 基于arm和fpga的船舶动力定位控制***

Info

Publication number: CN106647500A
Application number: CN201611215839.2A
Authority: CN
Inventors: 吴海然; 万沈文; 吴忠兵; 闫渠成; 张科昌; 方立
Original assignee: SHANGHAI ZPMC ELECTRIC Co Ltd; Shanghai Zhenghua Heavy Industries Co Ltd
Current assignee: SHANGHAI ZPMC ELECTRIC Co Ltd; Shanghai Zhenghua Heavy Industries Co Ltd
Priority date: 2016-12-26
Filing date: 2016-12-26
Publication date: 2017-05-10

Abstract

本发明公开了一种基于ARM和FPGA的船舶动力定位控制***，包括主控机、采集模块、操纵台控制器、推进器。主控机、采集模块和操纵台控制器通过第一网络相互连接，操纵台控制器还连接至第二网络，操纵台控制器和推进器通过第二网络相互连接。采集模块将传感器数据和推进器数据传输给主控机，主控机根据传感器数据计算船舶位置，并根据推进器数据计算推进量。操纵台控制器读取操纵台上的实际操纵信息和推进器的推进量，读取推进器的状态并反馈至主控机。本发明的***包含丰富的硬件接口和工业总线协议，可满足节点冗余和组网冗余的要求，通信效率高、***响应速度快。

Description

基于ARM和FPGA的船舶动力定位控制***

技术领域

本发明涉及嵌入式控制和船舶动力定位***，更具体地说，涉及一种基于ARM和FPGA的船舶动力定位控制***。

背景技术

随着海洋资源的勘探和利用，以及航海科学技术和船舶海洋工程的发展，人类的步伐逐步由浅海迈进深海领域，这对船舶动力定位***的要求越来越高，同时也促进了动力定位的相关技术快速发展。

船舶动力定位***，目的是用来保持船舶的位置和航向，***不借助于锚泊***，根据实时的风浪流的方向，利用自身的推进器产生推动力和力矩抵消去抵抗外界环境的干扰，自动地调节船舶的艏向到最优的期望位置。动力定位***相比锚泊***，具有部署容易、定位精度高、安全性高、成本不会随水深增加而增加等优点，因此得到了广泛研究、推广和应用。

随着微电子技术、计算机科学技术和传感器技术的不断进步，以及先进控制算法和策略的不断涌现，使得动力定位***的体系结构日益复杂。同时，动力定位***的稳定性和可靠性提出了更为苛刻的要求，如船级社定义的DP-3等级将逐渐成为主流。船舶动力定位控制***安全性要求非常高，一旦出现故障，将带来巨大的经济损失和安全问题。所以对控制器中的数据采集通信的精确度和可靠性以及***的容错能力提出了极高的要求。

传统的定位***所用的控制器，往往使用PLC或工控机，采用分立的采集模块或功能卡，集成度不高、运算能力不强，不利于应用如多传感器数据融合、分布式计算等技术，限制了控制器的适应性和高性能化。此外，PLC和工控机的架构，平台依赖性强、软硬件接口封闭、操作***实时性不强，安全性和可靠性很难达到高冗余等级的设计级别，难以满足强电磁干扰、高振动、高湿温度的船舶应用环境。

发明内容

本发明提供一种基于ARM和FPGA的船舶动力定位控制***，解决现有的定位***软硬件接口封闭、安全性和可靠性未达到高冗余等级设计的问题。

为实现上述目的，本发明采用如下技术方案：

一种基于ARM和FPGA的船舶动力定位控制***，包括主控机、采集模块、操纵台控制器、推进器。主控机、采集模块和操纵台控制器通过第一网络相互连接，操纵台控制器还连接至第二网络，操纵台控制器和推进器通过第二网络相互连接。采集模块将传感器数据和推进器数据传输给主控机，主控机根据传感器数据计算船舶位置，并根据推进器数据计算推进量。操纵台控制器读取操纵台上的实际操纵信息和推进器的推进量，读取推进器的状态并反馈至主控机。

进一步地，第一网络和第二网络均为POWERLINK网络，且第一网络和第二网络分别为双网冗余网络。主控机包括第一主控机和第二主控机，第一主控机和第二主控机均作为POWERLINK网络的主站并形成主站冗余。

进一步地，主控机以ARM处理器为主处理器、FPGA为协处理器，主处理器和协处理器之间通过GPMC高速接口和SPI低速接口的组合方式连接。

进一步地，GPMC工作在独立的地址总线和数据总线线的同步模式，采用8位数据总线、10根地址线、FPGA连接到ARM的片选GPMC_CS2和GPMC_CS3上，使得FPGA作为ARM的外扩存储空间，在ARM端地址范围为0x10000000-0x100003FF，0x10000400-0x100007FF。

进一步地，ARM芯片的***连接64M SPI Flash、两路RS232、RS422和RS485接口，两路CAN接口，两路以太网接口，10路DI和DO接口。

进一步地，FPGA芯片的***连接10路RS422、RS485串行接口，2路Profibus、3路POWERLINK，10路AD和DA接口。

相对于现有技术，本发明的优点在于：

(1)本发明提出的基于ARM和FPGA的船舶动力定位控制***包含丰富的硬件接口和工业总线协议，可灵活地接入各种接口形式的传感器或设备。控制器从设计上可满足节点冗余和组网冗余的要求，整体架构可符合船级社的DP-3等级，拓展能力强、可靠性好。

(2)本发明采用ARM和FPGA的双处理器结构，ARM主处理器负责控制相关的计算任务，FPGA协处理器用作协议网关转换和数据采集转换的功能，两者分工明确、通信效率高、***响应速度快。

(3)本发明的处理器架构中，将FPGA协处理器设计为ARM主处理器的外设，使用内存映射到ARM的地址空间中，这样减少了处理器间交换数据而产生的额外开销。此外，ARM与FPGA之间还留有SPI的接口，用作频繁的小数据交换，进一步提高两者间的通信效率。

(4)本发明的FPGA中，集成了常用的工业总线Profibus和POWERLINK协议，采用模块化硬核的设计思想，层次分明，可按需配置成主站或从站模式。在ADC和DAC模块中，采取FIFO和状态机的模式进行，工作效率较高。

附图说明

图1是本发明的船舶动力定位控制器的应用示意图；

图2是本发明的船舶动力定位控制器的硬件架构示意图；

图3是本发明的主处理器ARM和协处理器FPGA间的互联示意图；

图4是本发明的协处理器FPGA内部拓扑示意图。

具体实施方式

下面结合附图和实施例进一步说明本发明的技术方案。

参照图1，本发明公开一种基于ARM和FPGA(Field－Programmable Gate Array，即现场可编程门阵列)的船舶动力定位控制***，其主要包括主控机、采集模块、操纵台控制器、推进器。主控机、采集模块和操纵台控制器通过第一网络相互连接，操纵台控制器还连接至第二网络，操纵台控制器和推进器通过第二网络相互连接。采集模块将传感器数据和推进器数据传输给主控机，主控机根据传感器数据计算船舶位置，并根据推进器数据计算推进量。操纵台控制器读取操纵台上的实际操纵信息和推进器的推进量，读取推进器的状态并反馈至主控机。在本发明中，第一网络和第二网络均为POWERLINK网络，且第一网络和第二网络分别为双网冗余网络。主控机包括第一主控机和第二主控机，第一主控机和第二主控机均作为POWERLINK网络的主站并形成主站冗余。

具体来说，***中有两个主控制器和一个备用的控制站。备用控制站的位置与主控制***之间采用A-60级标准分舱隔离，有独立的位置参考***和传感器***，并独立于主控制***回路。控制器与数据采集器之间采用冗余的POWERLINK组网，控制器与上层的显控平台采用双冗余以太网组网，推进器在主控回路和备用控制器回路分别进行POWERLINK通信。这样的设计可确保***在任何单个故障不会导致整个动力定位***的崩溃引起的停止运行，保障了***的可靠性。

继续参照图1，整个船舶动力定位控制***的网络主要分为四部分：

第一部分是显控平台与主控机之间的网络，即以太网-A和以太网-B，组成双网冗余以太网网络；

第二部分是以主控机和采集模块为主的数据采集控制部分，采集模块和采集器分别将传感器数据和推进器数据给主控机，主控机根据船舶位置及运行情况计算推进量。主控机、采集模块和操纵台控制器之间的网络，即POWERLINK-A和POWERLINK-B，组成多主双网冗余网络。主控机1和主控机2均是POWERLINK主站，正常状态下主控机1处于活动工作状态，主控机2处于监听状态，若主控机1发生故障时，主控机2自动接管主控机1的状态，从而完成主站冗余功能；

第三部分是操纵台控制器与推进器连接的网络，即POWERLINK-C。操纵台控制器获取用户实际操作操纵台的信息，而且通过网络获取推进器的控制量给推进器，并读取推进器的状态通过网络反馈给主控机；

第四部分是备份主控与推进器***互联的POWERLINK-D网络，与POWERLINK-C组成双冗余的POWERLINK网络。备份主控机需要备份多个采集器的数据。当主控机1和主控机2均失效时，备份主控机能够接管网络，保证***运行。

此外，主控1、主控机2和备份主控机留有Profibus总线接口，可将传感器、定位过程信息等传送给PLC***，便于上层操纵***对定位模块的监控和跟踪。

进一步地，ARM和FPGA之间通过GPMC(General Purpose Memory Controller，通用内存控制器)接口连接，并辅助以SPI(Serial Peripheral interface)协议通信。ARM分别工作在GPMC和SPI接口的主模式，FPGA作为从模式。在FPGA芯片***，集成10路RS422、RS485串行接口，2路Profibus、3路POWERLINK，10路AD(模数转换)和DA(数模转换)接口。在ARM芯片***，集成了64M SPI Flash、两路RS232、RS422和RS485接口，两路CAN接口，两路以太网接口，10路DI(数字输入)和DO(数字输出)接口。硬件接口RS232、RS422、RS485和CAN、以太网、DI和DO均采用电或磁的隔离方式，保证了***的抗干扰性。ARM和FPGA中的256M DDR3SDRAM模块，是对芯片内部RAM的扩展，用于程序运行、数据缓存和数据交换，512M NANDFlash模块，用于存储程序代码、文件***和静态数据等，SPI FLASH用来存储核心的数据或日志信息。

本发明的ARM和FPGA，功能上FPGA用作协议网关转换和数据采集转换的功能，ARM主要用作算法处理功能。控制器的工作过程为：FPGA协处理器实时读取动力定位***中的各传感器信号(包括风浪流、深度计、电罗盘、倾角仪、陀螺罗经、平台运动、位置、推进器状态等信号)，然后通过数据总线传递给ARM主处理器，主处理器接收到这些信号后，根据融合定位算法，最后主处理器将计算出的推进器控制量信号给到协处理器，协处理器通过网络将数据传送至推进器***运作，以此过程循环往复，实现定位的流程。

针对动力定位中传感器接口的要求以及主控机、数据采集、操纵台控制器的不同功能需求，本发明设计了一套控制器方案。图2是船舶动力定位控制器的硬件架构，是一种ARM和FPGA组合方式的控制器方案。主处理器ARM是TI公司的AM4379，集成单核ARM Cortex-A9和可编程实时单元子***、工业通信子***(PRU-ICSS)。PRU-ICSS与ARM内核分离，允许单独操作和计时，以实现更高的效率和灵活性。PRU-ICSS支持如EtherCAT、PROFINET、EtherNet/IP、PROFIBUS、Ethernet Powerlink、Sercos、EnDat等实时协议，还可应用于实时控制算法。协处理器FPGA是Xilinx的公司的XC7Z030，ZYNQ芯片内包含一个丰富特性的基于双核ARM Cortex-A9的处理子***(Processing System，PS)和可编程逻辑(ProgrammableLogic，PL)。PS除了ARM核心外，还包括片上存储器、外部存储器接口以及大量外设连接接口。

整个硬件模块是双冗余24V供电，提供1.325、1.0、3.3、2.5、1.8、1.1V等电压，采用ISPPAC-POWR1014A芯片进行电压管理、监控和上电时序控制。在ARM芯片***，集成了64MSPI Flash、两路RS232、RS422和RS485接口，两路CAN接口，两路以太网接口，10路DI和DO接口。在FPGA芯片***，集成10路RS422、RS485串行接口，2路Profibus、3路POWERLINK，10路AD和DA接口。RS422和RS485接口的物理层采用带隔离的ADM2682芯片，RS232接口采用带隔离的LTM2882芯片，CAN接口采用带隔离的ADUM1201的CAN收发器，DI和DO均采用TLP185隔离。ARM和FPGA中的DDR3 SDRAM均采用MT41J128M16HA芯片，采用两块级联，形成32位的地址总线，总容量达到256M字节；NAND Flash采用S34ML04G100芯片，总容量256M字节。以太网接口使用RGMII(Reduced Gigabit Media Independent Interface)方式，采用88E1111千兆以太网物理层芯片，ARM中的两个以太网接口在功能上用作双冗余以太网功能，FPGA的以太网接口主要用作调试和与动力定位***外的设备互联。

ARM和FPGA之间采用高速接口与低速接口的组合方式，以适应不同应用场景下的需求组合。GPMC通用内存控制器接口可进行大数据量的交互，而SPI协议通信适合小数据量而频繁的数据交换。ARM作为主处理器，都工作在GPMC和SPI接口的主模式，FPGA在从模式。ARM与FPGA之间的连接如图3所示，本发明的GPMC工作在独立的地址总线和数据总线线的同步模式，采用8位数据总线，10根地址线，FPGA连接到ARM的片选GPMC_CS2和GPMC_CS3上。这种连接方式相当于把FPGA作为ARM的外扩存储空间，在ARM端地址范围为0x10000000-0x100003FF，0x10000400-0x100007FF。ARM对FPGA的操作，采用访问内存的方法，定义好指向上述地址空间的指针，即可完成对FPGA的读写操作。其他信号线，如GPMC_CLK是同步时钟信号，频率达到100MHZ，GPMC_ALE是地址锁存信号，GPMC_WEN是写是能信号(低电平有效)，GPMC_OE_REN是输出使能信号(低电平有效)，GPMC_WPN是写保护信号(低电平有效)，GPMC_WAIT是外部忙等待信号。此外，ARM与FPGA互联两根普通I/O，即GPMC_ZYNQ_INT和GPMC_ARM_INT，用作异步中断信号。如果ARM或FPGA准备好数据，就会通过中断信号，通知对方。如果ARM想轮询读取FPGA的数据，也可以通过读取FPGA映射内存的标志位方式，判断数据的有效完整性。通过同步GPMC+异步中断的设计方式，可以方便有效地完成ARM与FPGA之间的便捷、高速的大数据量通信，协处理器可更有效地协助主处理器工作。SPI的信号线如SPI_CS0、SPI_CS1表示片选信号，SPI_CLK是时钟信号，SPI_D0是SPI主发送给从的数据，SPI_D1是从设备发送给主设备的数据，ARM作为SPI的主站可以访问协处理器FPGA中小数据量的数据。FPGA内部对SPI的访问采用FIFO结构，可缓存有效数据，防止数据因访问速度不一致，产生丢失或错误。

图4是定位控制器中FPGA部分的结构图，PS部分集成了双核ARM Cortex-A9，内部通过AXI(Advanced eXtensible Interface)互联。PS通过MIO多功能IO接口，连接有DDR3内存、GPIO、SPI、UART、以太网等模块。扩展EMIO，属于ZYNQ的PS部分，通过连接到PL的引脚连到芯片外面，实现数据输入输出。PL中主要集成了两路Profibus网络、AD和DA IP核、两组POWERLINK接口。

Profibus协议的实现采用赫优讯公司COMX 100CN-DP模块，FPGA中的Profibus IP核与模块间，采用并行的16位地址线和16位数据线连接。Profibus模块可以灵活地配置GSD通信配置文件，可工作在主站模式或从站模式。

ADC和DAC的驱动采用SPI接口，ADC采用8通道、12位分辨率、500kbps采样率的AD7327芯片，DAC采用8通道、12位分辨率的AD5308芯片，数据的发送和采集均采用高速FIFO缓存结构，根据多状态机的模式跳转。

两组POWERLINK网络接口，提供三个网口接口，如图4中依次编号为RJ45-1、RJ45-2、RJ45-3，简称为网口1、网口2、网口3。网口1和网口2组合使用，两者通过集线器HUB连接到同一个MAC核中，工作在双网冗余的状态。网口3工作在独立的POWERLINK网络，有单独的HUB和MAC。本设计中的POWERLINK协议栈，采用FPGA硬核方案，硬件接口层采用MII接口，与LAN8710芯片连接。POWERLINK硬核中集成了OPENHUB和集成OPENMAC。OPENHUB提供了类似以太网物理层的集线器功能。OPENMAC提供了POWERLINK协议的MAC功能，采用时间槽通信网络管理机制(slot communication network management，SCNM)，将通讯按时间槽划分为同步和异步阶段，避免了无效的冲突，有效地保证了数据通信的实时性、确定性。OPENMAC中的Filter过滤功能，可自动过滤非POWERLINK的数据帧，这样POWERLINK网络免受非POWERLINK设备的干扰，避免通信中的冲突。同时，OPENMAC具备AutoResponse功能，当POWERLINK从节点工作于请求/应答模式(Preq/Pres)时，从节点接收到来自主站的请求数据帧(Preq)，会向网络发送一个应答数据帧(Pres)，此过程不需要CPU来干预，提高了POWERLINK的响应速度。

两组POWERLINK协议栈，单独运行在独立的Microblaze处理器中，软件包含用户应用程序、***调用API库和POWERLINK协议栈。POWERLINK协议栈借鉴了CANopen对象字典的思想，需要通过配置主站或从站的对象字典映射来完成组网通信。对象字典中，包含了主站或从站节点的ID、通信周期、最大数据通信量、等待超时时间等必要的POWERLINK通信参数。用户使用openCONFIGURATOR工具生成设备的对象字典信息的二进制的cdc文件。主站会根据这个cdc文件来配置网络主站的参数，以及各个从站的网络参数和映射数以及循环周期等。Microblaze核与POWERLINK硬核间采用AXI总线连接，Microblaze核与PS核之间采用同步信号+DPRAM的方式通信。DPRAM是双口乒乓RAM，需要通过POWERLINK的同步信号来进行翻转。PS核心会根据DPRAM发送给GIC中断控制器的同步信号，在中断服务程序中，完成POWERLINK数据读取和写入工作。

ARM与FPGA的数据交互，需经过FPGA内部的GPMC IP核和SPI接口，所有的数据均通过FPGA中的PS核进行转发或处理。在PS核心中，需要建立统一编址的内存表缓存区，包含POWERLINK、Profibus、ADC、DAC和串行接口等数据。

本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围内，对以上所述实施例的变化、变型都将落在本发明的权利要求书范围内。

Claims

1.一种基于ARM和FPGA的船舶动力定位控制***，其特征在于，包括：

主控机、采集模块、操纵台控制器、推进器；

所述主控机、采集模块和操纵台控制器通过第一网络相互连接，所述操纵台控制器还连接至第二网络，操纵台控制器和推进器通过第二网络相互连接；

所述采集模块将传感器数据和推进器数据传输给所述主控机，所述主控机根据传感器数据计算船舶位置，并根据推进器数据计算推进量；

所述操纵台控制器读取操纵台上的实际操纵信息和推进器的推进量，读取推进器的状态并反馈至所述主控机。

2.如权利要求1所述的基于ARM和FPGA的船舶动力定位控制***，其特征在于：

所述第一网络和第二网络均为POWERLINK网络，且第一网络和第二网络分别为双网冗余网络；

所述主控机包括第一主控机和第二主控机，第一主控机和第二主控机均作为POWERLINK网络的主站并形成主站冗余。

3.如权利要求1所述的基于ARM和FPGA的船舶动力定位控制***，其特征在于：

所述主控机以ARM处理器为主处理器、FPGA为协处理器，所述主处理器和协处理器之间通过GPMC高速接口和SPI低速接口的组合方式连接。

4.如权利要求3所述的基于ARM和FPGA的船舶动力定位控制***，其特征在于：

所述GPMC工作在独立的地址总线和数据总线线的同步模式，采用8位数据总线、10根地址线、FPGA连接到ARM的片选GPMC_CS2和GPMC_CS3上，使得FPGA作为ARM的外扩存储空间，在ARM端地址范围为0x10000000-0x100003FF，0x10000400-0x100007FF。

5.如权利要求3所述的基于ARM和FPGA的船舶动力定位控制***，其特征在于：

所述ARM芯片的***连接64M SPI Flash、两路RS232、RS422和RS485接口，两路CAN接口，两路以太网接口，10路DI和DO接口。

6.如权利要求3所述的基于ARM和FPGA的船舶动力定位控制***，其特征在于：

所述FPGA芯片的***连接10路RS422、RS485串行接口，2路Profibus、3路POWERLINK，10路AD和DA接口。