CN106601821A - 一种具有良好抗静电击穿能力的薄膜晶体管 - Google Patents
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Abstract
本发明公开了一种具有良好抗静电击穿能力的薄膜晶体管，包括基板、设置在基板上的栅极、设置在基板上且覆盖栅极的栅绝缘层、在栅绝缘层表面上的半导体层、以及设置在半导体层表面的源级和漏级，且源极与漏极相对设置，栅绝缘层中形成第一高阻区，电导率低于栅绝缘层，且第一高阻区横穿栅绝缘层；半导体层中形成第二高阻区，电导率低于半导体层，且第二高阻区横穿半导体层。本发明增加了薄膜晶体管在制造过程中的抗静电击穿能力。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种薄膜晶体管。
背景技术
薄膜晶体管(Thin-Film Transistors，TFT)是场效应晶体管的一种，其制作方法是在衬底基板上沉积各种功能薄膜叠加而成，如绝缘层、半导体层及金属电极层。薄膜晶体管是液晶和有源矩阵有机发光二极管显示器的核心部件，其对显示器件的工作性能起到至关重要的作用。
薄膜晶体管制造工艺过程中通常会使得各金属电极聚集大量电荷，而TFT阵列基板上的栅金属层和源/漏金属层之间被栅绝缘层隔开，从而两个金属层之间极容易因为电荷的聚集而形成电势差，从而使得TFT阵列基板容易发生静电击穿现象，导致产品良率降低。
发明内容
本发明目的是提供一种具有良好抗静电击穿能力的薄膜晶体管。
为实现上述目的，本发明采用以下技术手段：
一种具有良好抗静电击穿能力的薄膜晶体管，包括基板、设置在基板上的栅极、设置在基板上且覆盖栅极的栅绝缘层、在栅绝缘层表面上的半导体层、以及设置在半导体层表面的源级和漏级，且源极与漏极相对设置，栅绝缘层中形成第一高阻区，电导率低于栅绝缘层，且第一高阻区横穿栅绝缘层；半导体层中形成第二高阻区，电导率低于半导体层，且第二高阻区横穿半导体层。
优选的，栅绝缘层材料为氮化硅、氧化硅或者氮氧化硅。
优选的，第一高阻区形成在栅绝缘层中部，第一高阻区材料与栅绝缘层同为氮化硅，且包含N-H键、Si-H键键结，但是第一高阻区N-H键、Si-H键含量小于栅绝缘层N-H键、Si-H键含量。
优选的，第一高阻区形成在栅绝缘层上部，第一高阻区材料与栅绝缘层同为氮化硅，且包含N-H键、Si-H键，但是第一高阻区N-H键、Si-H键含量小于栅绝缘层N-H键、Si-H键含量。
优选的，半导体层材料为氧化铟镓锌。
优选的，第二高阻区形成在半导体层中部。
优选的，第二高阻区材料为氧化镓锌。
优选的，源极以及漏极与半导体层之间形成氧化镓锌层。
优选的，氧化镓锌层由多层镓含量不同的氧化镓锌分层组成，镓含量沿着由半导体层至源极以及漏极侧方向逐渐增多。
优选的，栅极、源极以及漏极材料为Cr、W、Ti、Ta、Mo、Al、Cu等金属或其合金。
相对于现有技术，本发明具有以下优点：
本发明通过在栅绝缘层中形成第一高阻区，使得静电释放时，栅绝缘层中电流横向扩散，增加薄膜晶体管在制造过程中的抗静电击穿能力，在半导体层中形成第二高阻区，使得静电释放时，半导体层中电流横向扩散，增加薄膜晶体管在制造过程中的抗静电击穿能力，栅绝缘层与半导体层共同形成高阻区，两个方向相互促进，共同抑制栅极与源极以及漏极间因电势差而产生的静电释放，进一步提高薄膜晶体管在制造过程中的抗静电击穿能力。
附图说明
图1为本发明实施例1的结构示意图；
图2为本发明实施例1的结构示意图；
图3为本发明实施例1的结构示意图；
图4为本发明实施例1的结构示意图；
图5为本发明实施例1的结构示意图。
其中，附图标记说明如下：
10：基板；20：栅极；30：栅绝缘层；40：半导体层；50：源级；60：漏级；31：第一高阻区；41：第二高阻区；70：氧化镓锌层；71：氧化镓锌第一分层；72：氧化镓锌第二分层；73：氧化镓锌第三分层
具体实施方式
下面结合附图以及实施例对本发明进行介绍，实施例仅限于对本发明进行解释，并没有对本发明有任何限定作用。
实施例1
见图1所示，一种具有良好抗静电击穿能力的薄膜晶体管，包括基板10、设置在基板上的栅极20、设置在基板上且覆盖栅极的栅绝缘层30、在栅绝缘层表面上的半导体层40、以及设置在半导体层表面的源级50和漏级60，且源极50与漏极60相对设置，栅绝缘层30中形成第一高阻区31，电导率低于栅绝缘层30，且第一高阻区31横穿栅绝缘层30；半导体层40中形成第二高阻区41，电导率低于半导体层40，且第二高阻区41横穿半导体层40。
本实施例第一高阻区31形成在栅绝缘层30中部，第一高阻区31材料与栅绝缘层30同为氮化硅，且包含N-H键、Si-H键，但是第一高阻区31的N-H键、Si-H键含量小于栅绝缘层30的N-H键、Si-H键含量，N-H键、Si-H键的键长相对Si-N键、N-N键、Si-Si键的键长长，单位面积中含键长比较长的键较多，膜质相对比较疏松，电导率相对较大，而含键长比较短的键较多，膜质相对会比较致密，电导率相对较小，所以第一高阻区31电阻率大于栅绝缘层30电阻率，栅极与源极以及漏极间因电势差而产生静电释放时，电流流过部分栅绝缘层30后到达第一高阻区31，电阻率变大，电流横向扩散，增加了器件的抗静电击穿能力。
本实施例，半导体层40材料为氧化铟镓锌，第二高阻区41形成在半导体层40中部，并且第二高阻区41材料为氧化镓锌，氧化铟镓锌为在ZnO中添加In2O3和Ga2O3形成，In2O3和Ga2O3可以抑制ZnO的结晶，从而提高电子迁移率，In3+可以形成5s轨道，有利于电子的高速传输，Ga3+与O2-离子有很强的结合力，可以通过控制Ga含量来控制氧空位的含量，并最终实现对载流子浓度的调控；氧化镓锌中没有铟原子存在，因此载流子无法使用铟的5s轨道形成电传导，且氧化镓锌层中镓原子位于晶格间隙之间形成一散射中心，使氧化镓锌层中晶体结构产生形变，同时镓原子也会抑制氧缺陷的形成，因此氧化镓锌电导率小于氧化铟镓锌，第二高阻区41电阻率大于半导体层40，栅极与源极以及漏极间因电势差而产生静电释放时，电流流过部分半导体层40后到达第二高阻区41，电阻率变大，电流横向扩散，增加了器件的抗静电击穿能力，第二高阻区41形成在半导体层40中部，可以从两个方向横向扩散电流，抑制静电击穿，增加抗静电能力。
此外，本实施例基板可为是硬质基板，如玻璃基板，也可以是可挠式基板，如塑料基板；栅极、源极以及漏极材料为Cr、W、Ti、Ta、Mo、Al、Cu等金属或其合金。
实施例2
见图2所示，本实施例第一高阻区31形成在栅绝缘层30上部，其余结构与实施例1相同。
实施例3
见图3所示，在实施例1的基础上，本实施例源极以及漏极与半导体层之间形成氧化镓锌层70，氧化镓锌电导率低于半导体层的氧化铟镓锌，因此，一方面氧化镓锌层70起到类似第二高阻区的作用，进一步增强抗静电能力，另一方面，氧化镓锌层70的形成有利于减小截止漏电流，增加晶体管开关比。
实施例4
见图4所示，在实施例2的基础上，本实施例源极以及漏极与半导体层之间形成氧化镓锌层70。
实施例5
见图5所示，在实施例1的基础上，本实施例源极以及漏极与半导体层之间形成氧化镓锌层70，并且氧化镓锌层70由3层镓含量不同的氧化镓锌第一分层71、氧化镓锌第二分层72以及氧化镓锌第三分层73组成，镓含量沿着由半导体层40至源极50以及漏极60侧方向逐渐增多，既保证晶体管导通状态下足够大的迁移率，即电导率，又降低晶体管截止状态下的漏电流，增加开关比。
Claims (10)
1.一种具有良好抗静电击穿能力的薄膜晶体管，包括基板、设置在基板上的栅极、设置在基板上且覆盖栅极的栅绝缘层、在栅绝缘层表面上的半导体层、以及设置在半导体层表面的源级和漏级，且源极与漏极相对设置，其特征在于：栅绝缘层中形成第一高阻区，电导率低于栅绝缘层，且第一高阻区横穿栅绝缘层；半导体层中形成第二高阻区，电导率低于半导体层，且第二高阻区横穿半导体层。
2.根据权利要求1所述的一种具有良好抗静电击穿能力的薄膜晶体管，其特征在于：所述栅绝缘层材料为氮化硅、氧化硅或者氮氧化硅。
3.根据权利要求1所述的一种具有良好抗静电击穿能力的薄膜晶体管，其特征在于：所述第一高阻区形成在所述栅绝缘层中部，第一高阻区材料与栅绝缘层同为氮化硅，且包含N-H键、Si-H键键结，但是第一高阻区N-H键、Si-H键含量小于栅绝缘层N-H键、Si-H键含量。
4.根据权利要求1所述的一种具有良好抗静电击穿能力的薄膜晶体管，其特征在于：所述第一高阻区形成在所述栅绝缘层上部，第一高阻区材料与栅绝缘层同为氮化硅，且包含N-H键、Si-H键，但是第一高阻区N-H键、Si-H键含量小于栅绝缘层N-H键、Si-H键含量。
5.根据权利要求1所述的一种具有良好抗静电击穿能力的薄膜晶体管，其特征在于：所述半导体层材料为氧化铟镓锌。
6.根据权利要求1所述的一种具有良好抗静电击穿能力的薄膜晶体管，其特征在于：所述第二高阻区形成在所述半导体层中部。
7.根据权利要求1或5所述的一种具有良好抗静电击穿能力的薄膜晶体管，其特征在于：所述第二高阻区材料为氧化镓锌。
8.根据权利要求1或5所述的一种具有良好抗静电击穿能力的薄膜晶体管，其特征在于：所述源极以及漏极与所述半导体层之间形成氧化镓锌层。
9.根据权利要求8所述的一种具有良好抗静电击穿能力的薄膜晶体管，其特征在于：所述氧化镓锌层由多层镓含量不同的氧化镓锌分层组成，镓含量沿着由半导体层至源极以及漏极侧方向逐渐增多。
10.根据权利要求1所述的一种具有良好抗静电击穿能力的薄膜晶体管，其特征在于：所述栅极、源极以及漏极材料为Cr、W、Ti、Ta、Mo、Al、Cu等金属或其合金。
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