CN106601602B - 用于自对准双重构图的方法及半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种用于自对准双重构图的方法及半导体器件的制造方法，涉及半导体技术领域。该方法包括：提供半导体衬底，在所述半导体衬底上形成芯模材料层；对所述芯模材料层进行处理以使其致密化；图形化所述芯模材料层，以形成芯模；对所述芯模进行各向同性刻蚀；在所述芯模表面和侧壁上形成补偿层；在所述衬底的表面以及所述芯模的表面和侧壁上形成硬掩膜材料层；执行回蚀刻，以在所述芯模的侧壁上形成由所述硬掩膜材料层构成的侧墙；去除所述芯模。本发明的用于自对准双重构图的方法及半导体器件的制造方法，可以在自对准双重构图中芯模侧墙的低频粗糙度而无副作用，从而提高后续形成的半导体器件的性能以及良率。

Description

用于自对准双重构图的方法及半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种用于自对准双重构图的方法及半导体器件的制造方法。
背景技术
随着半导体器件尺寸不断缩小，光刻关键尺寸(CD)逐渐接近甚至超过了光学光刻的物理极限，由此给半导体制造技术尤其是光刻技术提出了更加严峻的挑战。而双重构图技术也适时而至，其基本思想是通过两次构图形成最终的目标图案，以获得单次构图所不能达到的光刻极限。
双重构图技术目前主要包括下列三种：SADP(自对准双重构图)、LELE(光刻-蚀刻-光刻-蚀刻)DP和LLE(光刻-光刻-蚀刻)DP。在这三种技术中，LELE DP技术和LLE DP技术由于两次使用光刻胶，所以对光刻胶的线性度要求很高，并且因此也使得制造成本提高，以致其应用受到局限。而SADP技术由于仅单次使用光刻胶，并且能够突破CD的物理极限而使最小间距减小至CD的二分之一，因而尤其适用于制造CD在32nm以下的半导体器件。
而基于芯模(mandrel)和侧墙(spacer)工艺的自对准双重图案成形技术有可能将集成电路的最小空间半周期推至更小的节点，近来受到了半导体产业界的广泛关注，其主要原理是：首先在预先形成的芯模图案两侧形成侧墙(spacer)，然后去除芯模图案，并将侧墙图案转移到目标材料层上，从而使单位面积内可形成的图案数量翻倍，即图案之间的最小间距(pitch)可减小至CD的二分之一。
然而，随着集成电路的关键尺寸缩小，线宽粗糙度已经成为制造工艺的一个关键问题，其对于栅极的形成尤其重要。低频侧墙粗糙度已经被认为会导致SRAM良率降低，这是因为当集成电路的关键尺寸较小时，低频侧墙粗糙度会导致局部桥接(local-bridging)，从而引起亚阈特性恶化和阈值电压分布变形。
鉴于上述原因，需要一种改进的自对准双重构图方法，期望该方法能够克服传统工艺的上述缺陷，并且能够容易与传统CMOS工艺兼容。
发明内容
针对现有技术的不足，本发明提出一种用于自对准双重构图的方法及半导体器件的制造方法，可以在自对准双重构图中改善芯模侧墙的低频粗糙度而无副作用，从而提高后续形成的半导体器件的性能以及良率。
本发明的一个实施例提供一种用于自对准双重构图的方法，其包括：步骤S101，提供半导体衬底，在所述半导体衬底上形成芯模材料层；步骤S102，对所述芯模材料层进行处理以使其致密化；步骤S103，图形化所述芯模材料层，以形成芯模；步骤S104，对所述芯模进行各向同性刻蚀；步骤S105，在所述芯模表面和侧壁上形成补偿层；步骤S106，在所述衬底的表面以及所述芯模的表面和侧壁上形成硬掩膜材料层；步骤S107，执行回蚀刻，以在所述芯模的侧壁上形成由所述硬掩膜材料层构成的侧墙；步骤S108，去除所述芯模。
进一步地，所述步骤S102包括：步骤S1021，对所述芯模材料层进行离子注入，以改善所述芯模材料层的表面粗糙度；步骤S1022，使用自适应耦合等离子体处理所述芯模材料层，以增加所述芯模材料层的硬度。
进一步地，所述芯模材料层为非晶硅层。
进一步地，在所述步骤S104中，通过化学干法刻蚀进行所述各向同性刻蚀。
进一步地，所述步骤S103包括：步骤S1031，在所述芯模材料层上形成牺牲材料层；步骤S1032，图形化所述牺牲材料层；步骤S1033，以所述图形化的牺牲材料层为掩膜刻蚀所述芯模层，以将图形转移到所述芯模材料层上。
进一步地，所述牺牲材料层为无定形碳。
本发明的另一个实施例提供一种半导体器件的制造方法，其包括：提供衬底，在所述衬底上形成目标材料层和芯模材料层；使用本发明上述的用于自对准双重构图的方法形成第一硬掩膜层；以所述第一硬掩膜层为掩膜来执行后续工艺。
进一步地，在所述目标材料层和所述芯模材料层之间形成有第二硬掩膜材料层、蚀刻停止层和界面层中的至少一种。
进一步地，所述后续工艺为蚀刻工艺、离子注入工艺或选择性外延生长工艺。
本发明的用于自对准双重构图的方法及半导体器件的制造方法，通过改善芯模材料的致密度，使其致密，难以在后续各向同性刻蚀中被氧化，因而可以通过各向同性刻蚀改善低频线宽粗糙度，并通过补偿损失的材料层，进一步提高关键尺寸一致性及改善低频线宽粗糙度，从而提高后续形成的半导体器件的性能以及良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了根据本发明一实施例的用于自对准双重构图的方法的一种流程图；
图2A～图2G是示出了根据本发明一实施例的用用于自对准双重构图的方法中各个步骤的示意性剖面图；
图3示出了根据本发明一实施例的半导体器件的制造方法的一种流程图；
图4A～图4C示出了根据本发明一实施例半导体器件的制造方法中各个步骤的示意性剖面图。
具体实施方式
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
应当理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或结合到另一元件，或者可以存在中间元件。不同的是，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。在全部附图中，相同的附图标记始终表示相同的元件。如在这里所使用的，术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。应当以相同的方式解释用于描述元件或层之间的关系的其他词语(例如，“在……之间”和“直接在……之间”、“与……相邻”和“与……直接相邻”、“在……上”和“直接在……上”等)。
此外，还应当理解的是，尽管在这里可以使用术语“第一”、“第二”等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离根据本发明的示例性实施例的教导的情况下，以下所讨论的第一元件、组件、区域、层或部分也可以被称作第二元件、组件、区域、层或部分。
为了便于描述，在这里可以使用空间相对术语，如“在……之下”、“在……之上”、“下面的”、“在……上方”、“上面的”等，用来描述如在图所示的一个元件或特征与其他元件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描绘的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他元件或特征下方”或“在其他元件或特征之下”的元件之后将被定位为“在其他元件或特征上方”或“在其他元件或特征之上”。因而，示例性术语“在……下方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述符做出相应解释。
这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
在此，参照作为示例性实施例的优选实施例(和中间结构)的示意性剖面图来描述根据本发明的示例性实施例。这样，预计会出现例如由制造技术和/或容差引起的示出的形状的变化。因此，示例性实施例不应当被解释为仅限于在此示出的区域的具体形状，而是还可以包含例如由制造所导致的形状偏差。例如，示出为矩形的注入区域在其边缘可以具有倒圆或弯曲的特征和/或注入浓度的梯度变化，而不仅是从注入区域到非注入区域的二元变化。同样，通过注入形成的掩埋区会导致在该掩埋区与注入通过的表面之间的区域中也会存在一些注入。因此，图所示出的区域实质上是示意性的，它们的形状并非意图示出器件中的各区域的实际形状，而且也并非意图限制根据本发明的示例性实施例的范围。
除非另有定义，否则这里所使用的全部术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则诸如在通用字典中定义的术语这类术语应当被解释为具有与它们在相关领域语境中的意思相一致的意思，而不以理想的或过于正式的含义加以解释。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面，将参照图1和图2A-图2G来详细说明根据本发明一实施例的在半导体制造过程中用于自对准双重构图的方法。其中，图1示出了根据本发明一实施例的用于自对准双重构图的方法的一种流程图；图2A～图2G是示出了根据本发明一实施例的用于自对准双重构图的方法中各个步骤的示意性剖面图。
本实施的用于自对准双重构图的方法，包括：
步骤S101，提供半导体衬底，在所述半导体衬底上形成芯模材料层。
如图2A所示，提供半导体衬底200，在半导体衬底200上预先形成有目标材料层201，并在目标材料层201上形成芯模材料层202
衬底200的构成材料可以是未掺杂单晶硅、掺杂有N型或P型杂质的单晶硅、多晶硅、锗硅或者绝缘体上硅(SOI)等。
目标材料层201可以是形成在衬底上的互连布线层、层间介电层、栅极材料层或者硬掩膜层。所述互连布线层的构成材料选自钨、硅化钨、铝、钛和氮化钛中的至少一种。所述层间介电层的构成材料可以选自低介电常数(k)材料或超低k材料，例如，由美国加州圣大克劳拉市Applied Materials公司市售的Black DiamondTM II(BDII)电介质、由DowChemical公司市售的与(苯环丁烯)介电材料。所述栅极材料层的构成材料选自多晶硅和铝中的一种。所述硬掩膜层的构成材料选自氧化物、未掺杂硅玻璃、玻璃上硅、SiON、SiN、SiBN、BN和高k材料中的至少一种。需要说明的是，目标材料层201是可选而非必选的，可根据实际情况加以取舍。
芯模材料层202可以任何合适的利于成形和去除的材料。示例性地，在本实施例中，芯模材料层202为非晶硅层。
步骤S102，对所述芯模材料层进行处理以使其致密化。通过对所述芯模材料层进行致密化处理，可以防止在后续工艺中其被氧化而导致低频粗糙度。
示例性地，在本实施例中，所述步骤S102包括：
步骤S1021，对所述芯模材料层202进行离子注入，以改善所述芯模材料层202的表面粗糙度。示例性地，采用带状等离子体束(plasma ribbon beam)进行离子注入，注入离子可以为磷、氩、砷等，注入剂量示意性为1E14～2E16atoms/cm2，注入能量示意性为40～80keV。
步骤S1022，使用自适应耦合等离子体处理所述芯模材料层，以增加所述芯模材料层的硬度。使用具有自适应耦合等离子体源(adaptively coupled plasma(ACP)source)的刻蚀***中，处理所述芯模材料层202，以增加芯模材料层202的硬度。ACP等离子体兼具有ICP(电感耦合等离子体)和CCP(电容耦合等离子体)的特点，使用ACP等离子体刻蚀刻蚀后，可以增加材料的硬度。示例性地，在本实施例中，ACP腔室中，压强为15mTorr，等离子体源功率为1200W。
步骤S103，图形化所述芯模材料层，以形成芯模。
如图2B所示，通过光刻等常用方法图形化所述芯模材料层202，以形成芯模203。
示例性地，在本实施中，通过下述步骤图形述芯模材料层202，具体地：
步骤S1031，在所述芯模材料层202上形成牺牲材料层。
如图2C所示，在芯模材料层202上形成牺牲材料层204。
牺牲层204可以为无定形碳构或先进构图膜(APF，Advanced Patterning Film)材料构成。其中，APF材料可从加州的圣塔克拉拉的应用材料公司获得，例如AdvancedPatterning FilmTM。这种APF材料使用双层构图膜层叠而成，将可剥离CVD碳硬掩膜技术与电介质抗反射涂覆(DRAC)技术相结合，以实现大高宽比的接触蚀刻。APF材料的进一步的资料以及对其进行构图以使其具有图案的工艺方法可参见申请号为200810132400.2的中国专利申请，在该文献中对此有详细描述。作为示例，本实施例中用无定形碳构成牺牲层204。
当然，牺牲层204并不仅限于这两种材料，而是只要是能够通过干法或湿法剥离而无需干法蚀刻即可去除的材料均适用于本发明。也就是说，能够通过干法或湿法剥离而无需干法蚀刻即可去除的现有的或者将来可能出现的材料都可以用于构成本发明中的牺牲层，因此也都落入在本发明的范围内。
步骤S1032，图形化所述牺牲材料层。
如图2C所示，在所述牺牲材料层204上形成光刻胶层206，并通过曝光显影等操作对所述光刻胶层206进行构图，然后以图形化的光刻胶层206为掩膜刻蚀所述牺牲材料层204，以将所述构图转移到该图形化的牺牲材料层204上。通过诸如光刻和蚀刻等常规工艺对牺牲层204进行构图以使其具有图案的工艺方法和条件等为本领域技术人员所公知，在此不再赘述。
此外为了提供光刻的分辨率以及避免光刻胶对器件的污染，在牺牲材料层204还可以形成至少包括底部抗反射层(BRAC)、构图硬硬膜层中的一种的膜层205。
步骤S1033，以所述图形化的牺牲材料层为掩膜刻蚀所述芯模层，以将图形转移到所述芯模材料层上，所形成的结构如图2B所示。
由于在65nm及以下技术节点中，光刻胶层厚度较薄，不利用于刻蚀深宽比较大的线条，因而通过形成较厚的牺牲材料层，来先行将光刻胶图形转移到该牺牲材料层上，以更好地实现对芯模材料层的构图。
步骤S104，对所述芯模进行各向同性刻蚀。
示例性地，在本实施中，采用CDE(chemical down-stream etch)方法处理对所述芯模203进行各向同性刻蚀。该刻蚀为化学刻蚀，主要通过活性基团与芯模的反应来进行各向同性刻蚀。示例性地，在本实施例中，所述CDE中采用富氧活性基团来非晶硅构成的芯模203进行各向同性刻蚀。通过该各向同性刻蚀，可以改善芯模203的低频线宽粗糙度。
步骤S105，在所述芯模表面和侧壁上形成补偿层。
如图2D所示，在芯模203表面和侧壁上形成补偿层207。示例性，在本实施例中，通过溅射刻蚀腔室上方的硅基材，从而使硅原子自上而下落入芯模203表面和侧壁上，以补偿芯模203在步骤S104中由于各向同性刻蚀而损失的部分材料，进一步该芯模203的线宽粗糙度。
步骤S106，在所述衬底的表面以及所述芯模的表面和侧壁上形成硬掩膜材料层。
如图2E所示，在衬底200上的目标材料层201表面以及芯模203的表面和侧壁上形成硬掩膜材料层208。其中，硬掩膜材料层208可由硅构成。作为一个示例，可以通过在温度约为800～1200℃且气压为100～760托的条件下分解包含SiCl2、SiCl3和SiCl4中的至少一种的源气体来形成单晶硅层，作为硬掩膜材料层208。作为另一个示例，可以通过在500～700℃的温度下以SiH4为源气体来形成硬掩膜材料层208。更多形成单晶硅层的工艺方法和条件可参见申请号为99801049.9的中国专利申请，在该文献中对此有详细描述。此外，硬掩膜材料层208也可由SiO2、SiN、TaN和TiN中的至少一种构成。
此外，除CVD法外，优选地，还可以通过ALD法来形成硬掩膜材料层208，以便对下层膜层(例如，目标材料层201和芯模203)的表面具有较好的覆盖性。
步骤S107，执行回蚀刻，以在所述芯模的侧壁上形成由所述第硬掩膜材料层构成的侧墙。
执行回蚀刻，去除位于芯模203的顶表面上方的硬掩膜材料层208，以至少露出芯模203的顶表面，从而在芯模203的侧壁上形成由硬掩膜材料层208的一部分构成的侧墙209，如图2F所示。回蚀刻所采用的工艺可以是半导体制造领域中常规的等离子体蚀刻(RIE)工艺。
步骤S108，去除所述芯模。
在如上所述执行回蚀刻之后，去芯模203，保留侧墙209，如图2G所示。根据芯模203的材料选用合适的干法或湿法工艺去除，去除芯模203的工艺条件和参数为本领域技术人员所公知，在此不再赘述。
需予以说明的是，如图2F所示，通过本发明的方法制作的最小间距P2与作为现有技术光刻极限CD的最小间距P1相比明显减小，并且可以减小至CD的二分之一。例如，浸没式光刻技术的极限CD为32nm，而利用本发明的方法，可以获得16nm以下的小间距。
进一步地，在实施例中，由于对芯模材料进行了致密化处理，因而在后续进行化学各向同性刻蚀时，不容易被氧化，因而可以通过化学各向同性刻蚀改善芯模的低频线宽粗糙度，从而可以改善侧墙的低频线宽粗糙度，且不会造成其它影响。
实施例二
下面，将参照图3和图4A-图4C来详细说明根据本发明一实施例的半导体器件的制造方法。其中，图3示出了根据本发明一实施例的半导体器件的制造方法的一种流程图；图4A～图4C示出了根据本发明一实施例半导体器件的制造方法中各个步骤的示意性剖面图。
本实施例的半导体器件的制造方法，包括：
步骤S301，提供衬底，在所述衬底上形成目标材料层和芯模材料层。
如图4A所示，提供半导体衬底400，在半导体衬底400上形成目标材料层401，并在目标材料层401上形成芯模材料层402。
衬底400的构成材料可以是未掺杂单晶硅、掺杂有N型或P型杂质的单晶硅、多晶硅、锗硅或者绝缘体上硅(SOI)等。目标材料层401可以是形成在衬底上的互连布线层、层间介电层、栅极材料层或者硬掩膜层。并且，目标材料层401是可选而非必选的，可根据实际情况加以取舍。芯模材料层402根据需求选用合适的材料，示例性，比如非晶硅层。
步骤S302，以使用本发明上述实施例所述的方法形成的第一硬掩膜层403，所形成的结构图4B所示。
步骤303，以所述第一硬掩膜层403为掩膜来执行后续工艺。
以所述第一硬掩膜层403为掩膜，蚀刻目标材料层401，以将第一硬掩膜层403的图案转移至目标材料层401，从而形成具有预定图案的目标材料层404，如图4C所示。蚀刻所采用的工艺是本领域公知的，在此不再赘述。
这里，需予以理解的是，通过上述方式可以在目标材料层401形成栅结构、位线和/或有源区，作为后续形成的半导体器件的一部分。作为一个示例，将要在目标材料层401中形成栅结构图案，在此情况中，目标材料层401可以是导电层(例如，多晶硅层)或者金属层(例如，钨层或硅化钨层)。作为另一个示例，将要在目标材料层401中形成位线图案，在此情况中，目标材料层4010可以是金属层(例如，钨或铝层)。需要提请注意，也可以利用本发明的硬掩膜层在目标材料层401中形成有源区图案，在此情况中，目标材料层401可以是半导体衬底，此时第一硬掩膜层403作为有源区离子注入时的掩蔽层。另外，也可以利用本发明的第一硬掩膜层403作为选择性外延生长的掩蔽层，并且还可以将其用于将来出现的需要掩蔽层的任何工艺。
除上述的膜层之外，在芯模层402形成之前，还可以在目标材料层401上形成蚀刻停止层或界面层(interface layer)或第二硬掩膜材料层，以便在对目标材料层进行蚀刻时保护下层膜层不会由于过蚀刻(over-etch)而造成损伤，或者避免所述芯模对器件污染。蚀刻停止层和界面层的构成材料可以例如为SiN、SiO2或电介质材料。形成蚀刻停止层和界面层的工艺条件和参数为本领域技术人员所公知，在此亦不再赘述。
根据如上所述的实施例制造的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频电路或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种用于自对准双重构图的方法，其特征在于，包括下述步骤：
步骤S101，提供半导体衬底，在所述半导体衬底上形成芯模材料层；
步骤S102，对所述芯模材料层进行处理以使其致密化；
步骤S103，图形化所述芯模材料层，以形成芯模；
步骤S104，对所述芯模进行各向同性刻蚀；
步骤S105，在所述芯模表面和侧壁上形成补偿层；
步骤S106，在所述衬底的表面以及所述芯模的表面和侧壁上形成硬掩膜材料层；
步骤S107，执行回蚀刻，以在所述芯模的侧壁上形成由所述硬掩膜材料层构成的侧墙；
步骤S108，去除所述芯模。
2.如权利要求1所述的用于自对准双重构图的方法，其特征在于，所述步骤S102包括：
步骤S1021，对所述芯模材料层进行离子注入，以改善所述芯模材料层的表面粗糙度；
步骤S1022，使用自适应耦合等离子体处理所述芯模材料层，以增加所述芯模材料层的硬度。
3.如权利要求1或2所述的用于自对准双重构图的方法，其特征在于，所述芯模材料层为非晶硅层。
4.如权利要求1或2所述的用于自对准双重构图的方法，其特征在于，在所述步骤S104中，通过化学干法刻蚀进行所述各向同性刻蚀。
5.如权利要求1或2所述的用于自对准双重构图的方法，其特征在于，所述步骤S103包括：
步骤S1031，在所述芯模材料层上形成牺牲材料层；
步骤S1032，图形化所述牺牲材料层；
步骤S1033，以所述图形化的牺牲材料层为掩膜刻蚀所述芯模材料层，以将图形转移到所述芯模材料层上。
6.如权利要求5所述的用于自对准双重构图的方法，其特征在于，所述牺牲材料层为无定形碳。
7.一种半导体器件的制造方法，所述方法包括：
提供衬底，在所述衬底上形成目标材料层和芯模材料层；
使用如权利要求1～6中任一项所述的用于自对准双重构图的方法形成第一硬掩膜层；
以所述第一硬掩膜层为掩膜来执行后续工艺。
8.根据权利要求7所述的半导体器件的制造方法，其特征在于，在所述目标材料层和所述芯模材料层之间形成有第二硬掩膜材料层、蚀刻停止层和界面层中的至少一种。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，所述后续工艺为蚀刻工艺、离子注入工艺或选择性外延生长工艺。
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