CN106560989B - 用于驱动谐振变换器的方法和对应设备 - Google Patents

Abstract

本公开涉及用于驱动谐振变换器的方法、对应设备和计算机程序产品。谐振变换器包括：初级开关电路，至少具有初级绕组和用于驱动初级绕组的初级全桥开关级以及与初级绕组串联的谐振电感器；次级谐振电路，具有磁耦合至初级绕组的次级绕组以及并联电连接至次级绕组的谐振电容器；次级整流级，并联电连接至谐振电容器；以及驱动模块。驱动模块被配置用于：在输入处接收表示跨上部开关半桥或下部开关半桥测量的电压的信号；在所述信号中检测负电压的存在；在每个循环处，将用于控制要在下一开关循环激活的上部开关半桥或下部开关半桥的开关的控制信号超前平移时间，该平移时间在每个循环减小直到满足在所述信号中不存在负电压的条件。

Description

用于驱动谐振变换器的方法和对应设备

技术领域

本公开涉及谐振变换器。更特别地，本公开涉及用于驱动全桥谐振变换器的技术。

背景技术

服务器和数据中心领域的功率分配正在经历连续的演进。这些电子设备的连续发展需要对其供电的电压变换器的效率的最大化，以便最小化递送相同功率所需要的功率，从而限制它们被安装在其中的环境中的热耗散并且从而限制对应冷却设备使用的功率。

存在各种电压分配***，其由市电电压供电并且将其变换成低至处理器所需要的电压VCPU的各种电压电平。当前，市电电压被变换成分配在主电源总线上的第一电压，其然后被变换成分配在中间总线上的更低的第二电压(通常为12V)，并且最后被变换成用于处理器的供电的电压VCPU。为了优化处理器上游的***的效率，主电源总线的电压是48V。

然而，一些应用需要电压从Vin＝48V到Vout＝1.2V的直接变换，而不通过用于12V总线的中间变换，用于供应CPU和DDR(双数据速率)存储器。

其他应用反而需要在Vin＝54V与Vout＝12V之间的直接变换。

发明内容

在先前给出的场景中，因此感到需要一种用于驱动全桥谐振变换器的技术，其将实现效率的改进以及对电磁干扰的减小。

这可以通过防止用于驱动全桥谐振电压变换器的设备中出现电流反向来实现。

特别地，通过防止用作初级侧开关的晶体管内的二极管的接通，由于不存在由晶体管内的二极管所致的损失而获得效率的有效改进。

一个或多个实施例的目的是满足以上要求。

一个或多个实施例由于具有所附权利要求中给出的特性的方法而实现以上目的。

本文中描述的用于驱动谐振变换器的方法，谐振变换器包括：

-初级开关电路，至少具有初级绕组和初级全桥开关级，初级全桥开关级被配置用于驱动上述初级绕组以及与初级绕组串联的谐振电感器，

-次级谐振电路，具有磁耦合至初级绕组的次级绕组以及并联电连接至次级绕组的谐振电容器，

-次级整流级，并联电连接至谐振电容器，以及

-驱动模块，被配置用于：

-在输入处接收表示跨上部开关半桥或下部开关半桥测量的电压的信号，

-在表示跨上述上部开关半桥或下部开关半桥测量的电压的信号中检测负电压的存在，

-在每个循环处，将用于控制要在下一开关循环被激活的上部开关半桥或下部开关半桥的开关的控制信号提前平移时间，平移时间在每个循环被减小，直到满足在表示跨上述上部开关半桥或下部开关半桥测量的电压的信号中不存在负电压的条件。

一个或多个实施例可以涉及对应设备以及计算机程序产品，计算机程序产品能够被加载到至少一个计算机设备的存储器中并且包括用于当产品在至少一个计算机上运行时执行上述方法的步骤的软件代码部分。如本文中所使用的，对于这样的计算机程序产品的引用被理解为等同于对包含用于控制计算机***以便协调根据本发明的方法的实现的指令的计算机可读装置的引用。对“至少一个计算机设备”的引用意图强调本发明可以用模块和/或分布式形式来实现。

权利要求形成本文中提供的一个或多个实施例的描述的组成部分。

附图说明

现在参考附图仅作为非限制性示例来描述一个或多个实施例，在附图中：

图1示出了谐振变换器的示例；

图2示出了变换器中流动的主信号的时序图；

图3示出了具有突出显示的寄生电容的初级侧的等效电路；

图4、5和6示出了根据延迟Tshift的选择的三个可能情况；

图7示出了如何实现图6的平衡条件；

图8示出了变换器中流动的主信号的时序图；

图9表示驱动模块的可能实现；

图10示出了在识别欠压时的电压门限的变化；以及

图11、12和13示出了图示如何确定延迟Tshift的值的时序图。

具体实施方式

以下描述中说明一个或多个具体细节，旨在提供对作为示例的各种实施例的深度理解。可以在没有这些具体细节中的一个或多个的情况下或者使用其他方法、组成、材料等来获得这些实施例。在其他情况下，没有详细表示或描述已知的结构、材料或操作，以免模糊实施例的一些方面。

本描述的上下文中对“实施例”或“一个实施例”的引用旨在表示关于该示例描述的特定的配置、结构或特性被包括在至少一个实施例中。因此，可以存在于在本描述的一处或多处的诸如“在实施例中”或者“在一个实施例中”等短语不一定指代同一示例。另外，在一个或多个实施例中，可以按照任何适当的方式组合特定的配置、结构或特性。

本文中所使用的附图标记简单地为了方便而提供，因此没有定义保护范围或示例的范围。

本申请的范围是全桥谐振变换器，其原理图在图1中表示。

在图1中，经由晶体管来实现开关M1-M2-M3-M4-M5-M6。比如，在附图中提出和图示的实施例中，用在通/断(on/off)或开关模式使用的MOSFET(金属氧化物半导体场效应晶体管)来实现开关。

在以下描述中，在晶体管在其表现为开关的操作区域中工作的范围内，术语“开关”和“晶体管”无差别地使用。

MOS晶体管M1-M2-M3-M4形成全桥变换器：M2和M4被称为“高压侧功率晶体管”，而M1和M3被称为“低压侧功率晶体管”。

在这种类型的变换器中，驱动初级侧的成对的MOS晶体管M1-M2和M3-M4的控制信号被平移时间Tshift＝Tres，其中Tres是网络Lres-Cres的典型谐振时间(参见图2)。

由于部件Lres和Cres具有固有工艺扩展，所以通常，平移时间Tshift被选择为大于时间Tresmax(Tshift>Tresmax)，其中Tresmax是在考虑到部件Cres和Lres的工艺扩展的最差情况的情况下获得的最大谐振周期。

图2中表示在节点PHX和PHY上获得的信号，节点PHX和PHY以下统称为“节点PHASE”，并且图2中表示在电感器Lres中并且因此在活动的MOS晶体管中流动的电流。

如图2中所图示的，可见，在低压侧晶体管M1和M3均在接通(低电平处的PHX和PHY，对应于0V)或者高压侧晶体管M2和M4均接通(高电平处的PHX和PHY，对应于Vin)的阶段，电流恒定并且是很小的值。这些值用Istop来表示。

相反，在对角晶体管接通的情况下，即节点PHX在高电平，对应于Vin(PHX＝Vin)并且节点PHY在低电平，对应于0V(PHY＝0V)(即当晶体管M2和M3接通时)，或者节点PHY在高电平，对应于Vin(PHY＝Vin)并且节点PHX在低电平，对应于0V(PHX＝0V)(即当晶体管M3和M1接通时)，电流在次级侧的开关M5和M6闭合时线性增加并且在次级侧的开关M5或M6之一断开时由于网络Lres-Cres的谐振而呈现正弦波形。

应当注意，平移时间Tshift的值设置得越大，停止电流Istop的绝对值越大。

在这一分析中，另外应当考虑到，成对的MOS晶体管M1-M2和M3-M4必须从不同时接通以防止在Vin与接地之间建立直接的电路路径，从而引起对MOS晶体管本身的破坏。

换言之，在一个半桥(上部对M1-M2或者下部对M3-M4)内必须有用死区时间(DEADTIME)表示的时间，其在高压侧功率晶体管的断开与低压侧功率晶体管的接通之间过去，反之亦然。

在时段DEAD TIME期间，生成先前所见谐振的次级谐振，其涉及MOS晶体管的漏极与源极端子之间的寄生电容Coss以及电感器Lres：这一方面在图3中表示。

特别地，上部半桥的高压侧晶体管M2由信号PWMX来驱动，而低压侧晶体管M1由否定信号PWMX_neg来驱动。同样，下部半桥的高压侧晶体管M4由信号PWMY来驱动，而低压侧晶体管M3由否定信号PWMY_neg来驱动。

半桥的寄生电容Coss_HB是每个单独的MOS晶体管的寄生电容的两倍，即Coss_HB＝2·Coss_MOS。

这一谐振具有取决于电感Lres和电容Coss的特征时间Tres_oss，其具有与取决于谐振网络Lres-Cres的时间Tres不同的值。

特别地，死区时间DEAD TIME可以根据半桥的寄生电容来计算：

在这一点上，考虑例如节点PHX处的电压从低电平(0V)到高电平(Vin)的过渡。特别地，变换器处于低压侧晶体管M1断开并且在等于DEAD TIME的时间之后高压侧晶体管M2接通的情况下。

在这种情况下，网络Lres-Coss的谐振使得由于在低压侧晶体管M1的断开之前流过其中的电流Istop而存储在电感器Lres中的能量能够被传递到电容Coss中，从而引起节点PHX上的电压即使在高压侧晶体管M2接通之前也能够增加。

电感器Lres中存储的这一能量全部在作为特征时间Tres_oss的四分之一的时间内被传递给电容Coss。

如果死区时间DEAD TIME被设置为小于特征时间Tres_oss的四分之一(DEAD TIME<1/4Tres_oss)，则仅在电感器Lres与电容Coss之间交换能量的一部分。

因此，在这些情况(DEAD TIME<1/4Tres_oss)下，时段DEAD TIME的结束时节点PHX上的电压所达到的值由于整个能量交换而不是最大可能值，但是将是取决于在谐振开始时存储在电感器Lres中的能量的初始值的较低值。

如先前所提及的，以上初始能量值取决于电流Istop的强度并且因此实际上取决于固定的平移时间Tshift的长度。实际上，根据之前已经提及的，平移时间Tshift越长，电流Istop的值越大。

因此，基于平移时间Tshift的值，变换器的行为可以有三个不同情况。

a)第一情况(图4中图示)，其中时间Tshift短。节点PHX在死区时间DEAD TIME的结束达到的电压小于电源电压Vin，并且PHX的曲线如同图4中所表示的，其中节点PHX在死区时间DEAD TIME的结束时在闭合高压侧晶体管M2时瞬间达到电压Vin。由于对称性，这一行为也出现在PHX从Vin到0V的相反过渡时，其中高压侧晶体管M2首先断开，并且在死区时间DEAD TIME之后低压侧晶体管M1接通。

b)图5中表示第二情况，其中时间Tshift非常长。节点PHX在死区时间DEAD TIME的结束时达到的电压高于电压Vin，但是由于高压侧晶体管M2的二极管进入导通这一事实而被钳位在较低值处，这一值高于电源电压Vin近似0.7V直到高压侧晶体管M2本身接通，这将电压向下带回到值Vin。在互补过渡中，节点PHX达到的电压由于低压侧晶体管M1的二极管进入导通这一事实而被钳位在-0.7V。

c)最后的第三情况在图6中表示，其中时间Tshift精确地具有适当的值，使得在死区时间DEAD TIME的结束，节点PHX达到的电压刚好等于电压Vin。作为这一条件的结果，晶体管中没有二极管进入导通，并且在晶体管的漏极-源极电压为零的范围内，MOS晶体管的接通出现在完美的ZVS(零电压开关)的情况下，并且在接通阶段中初级侧的MOS晶体管中流动的电流是Istop的一部分并且因此非常小的范围内，MOS晶体管的接通出现在ZCS(零电流开关)的情况下。

第三情况c)表示用于最小化由于开关所致的损失的最佳情况并且因此引起效率的改进。

本文中描述的解决方案潜在的想法是：达到图6中描述和图示的第三情况c)的条件以便在ZVS和准ZCS条件下实现开关。为了获得这一结果，可以根据以下指示来设置以上描述的参数。

特别地，选择遵守以下规则的时间DEAD TIME和Tshift的值：

DEAD TIME<1/4Tres_oss_min，其中Tres_oss_min是在考虑到部件Coss和Lres的扩展的情况下的次级谐振的最小可能值；以及

Tshift>>Tres_max，其中Tres_max是在考虑到这两个部件的工艺扩展的情况下网络Lres-Cres的主谐振的最大可能谐振周期。

通过以上提及的设置(Tshift>>Tres_max并且DEAD TIME<1/4Tres_oss_min)，变换器初始处于类似于图5中图示的情况下，但是通过监测在节点PHX处测量的电压信号的低到高或高到低过渡时的过电压或欠电压(参见图7a和7b)，有可能使用这一信息来逐循环减小时间Tshift的值，直到图6中图示的平衡条件实际上被满足。

特别地，出于简化所需要的模拟电路的原因，更方便的是，监测信号PHX(其表示节点PHX上的电压)的下降沿(FE)的结束时的欠电压并且逐循环减小时间Tshift直到达到ZVS和准ZCS条件。

在本描述中，将分析以上提及的情况，但是当然也有可能实现用于分析信号PHASE(其表示节点PHASE上的电压)的上升沿(RE)的适当的电路***，以便消除在高于电压Vin的过电压。因此，即使下面描述第一情况，然而意图在于保护两个变型。

特别地，如果Tshift_nom是初始设置的额定时间，则在PWM的每个循环，监测信号PHASE的欠电压，并且将时间Tshift减小被称为δtshift的非常小的量，直到达到值Tshift_targ，即最佳值，使得达到ZVS和准ZCS条件。

下面，将描述为获得这一条件而实施的机制。

基于先前所讲述的内容的自适应ZVS模块是如下模块：其通过在高压侧功率晶体管M2断开之后监测表示节点PHX上的电压的信号的欠电压来逐循环生成时间Tshift的减小从而实现准ZCS和ZVS条件，其中全桥M1-M2-M3-M4中的MOS晶体管的二极管没有进入导通并且同时MOS晶体管的接通在大致0V的漏极-源极电压的情况下发生。

图8中图示用于借助于适当的驱动器来控制形成初级侧的全桥的成对的MOS晶体管M1-M2和M3-M4的低压逻辑信号PWMX和PWMY以及相应的信号PHASE、PHX和PHY，其在0V到Vin之间变化以达到先前描述的平衡条件，其中在开关期间没有形成欠电压。

特别地，图8中表示其中尚未达到准ZCS和ZVS条件的工作点。

考虑到图8中表示的信号，想法是，将信号PWMY从由额定时间Tshift_nom(如先前提及地设置)固定的其额定值PWMY_nom(用实线表示)刚性地过渡到值Tshift_targ(用虚线表示)，其是要达到用于消除欠电压峰值(用实线包围)并且由于对称而消除过电压峰值(用虚线包围)的值。

为了获得这一条件，从时间Tshift_nom开始，在每个循环，监测欠电压，并且将信号PWMY在时间上提前量δtshift，直到达到该值，使得消除欠电压。在这一点上，通过构造获得了ZVS和准ZCS条件，并且MOS晶体管的二极管没有进入导通。

图9中示出了在每个循环使得计算值δtshift并且重构信号PWMY(用虚线表示)相对于额定信号(用实线表示)的超前的驱动模块。

图9中图示的模块在输入处接收信号PHX。这一信号初始通过钳位电路10被滤波，在Vin以及因此PHX也可以达到非常高的值(例如76V)的范围内，钳位电路10清除其噪声并且将其钳位在能够由下游低压电路使用的电压值之间。

接着，具有高增益和低偏移的快速比较器12供应关于信号PHX与0V电平的交叉点的信息。这一快速比较器12设计有非平衡输入级以便具有稍微正的门限，其将补偿其自己的延迟以及其统计偏移，即使这些值非常低。

来自比较器12的输出处的信息(在信号PHX与0电平的交叉点上)在输入处连同块14的输出被发送给AND逻辑门16，其供应已经出现信号PWMX的下降沿的事件的信息。

因此，在这些条件下，在信号PHX的期望区域中存在欠电压。欠电压表示以下事实：必须将信号PWMY超前值δtshift，该信号在开始时将对应于PWMY_nom并且逐循环将被在时间上被超前直到达到使得能够满足先前提及的准ZCS和ZVS条件的信号PWMY_targ。

为了产生时间δtshift，AND逻辑门16的输出被发送给数字块18的输入，其产生不同持续时间的两个时间窗口。

–只要AND门16的输出从值“0”切换至值“1”，第一窗口T1就开始，并且持续开关IT1闭合的时间t1。

-第二窗口T2产生时间t2<<t1，在t2期间开关IT2闭合。

在信号PHX没有呈现欠电压的情况下，开关T1不闭合，而在相对于信号PWMX的下降沿(FE)的固定延迟之后，开关IT2再次闭合时间t2。

之后，在其中拦截到欠电压的信号PWM的每个循环中，通过大于在前一循环中的充电电流的电流I对电容C放电。如果没有拦截到任何欠电压，则取而代之仅通过小的值对电容C充电。这一机制使得有可能获得所做的校正的双向性。

在电路的启动时，电容C被预充电到用Vstart标识的某个门限，这一门限在电路的操作期间需要突然重置的情况下也被使用

图10中图示在拦截到欠电压的循环期间门限Vth_int的变化。在步骤(n-1)，变化V1是由于欠电压，然后在步骤(n)，增加了由于δ而产生的变化V2，最后获得新的门限Vth_int(n+1)。

在信号PHASE上没有欠电压的情况下，不存在变化V1，而仅存在由于δ所致的门限的增加V2。

在信号PWM的每个循环，比较器COMPrise 22将来自缓冲器20的输出处的门限Vth_int与具有恒定斜率的斜坡22a相比较，斜坡22a从信号PWMX的上升沿(RE)开始，并且在信号PWMX的下降沿(FE)处被重置。

当门限与斜坡相交时，比较器COMPrise 22的输出OUT_RISE经历过渡：这一条件在相对于由模块22b识别的信号PWMX的上升沿(RE)的延迟之后出现，其取决于此时由门限Vth_int以及斜坡的初始值及其斜率达到的值。

同样，每个循环处的门限Vth_int也与斜坡相比较，该斜坡与前一斜坡相同但是在信号PWMX的下降沿(FE)的时刻开始并且取而代之在信号PWMX的上升沿(RE)处被重置：通过比较器COMPfall24实现的这一比较被做出使得输出OUT_FALL在等于前一延迟的延迟之后从“1”切换至“0”，但该延迟从信号PWMX的下降沿(FE)开始施加。

信号OUT_RISE和OUT_FALL连同信号PWMX和PWMY_nom被传递给逻辑模块26，逻辑模块26执行下文中描述的功能。

-在信号PWMX的上升沿(RE)之后，其将其输出PWMY_OUT从“0”切换为“1”，以执行PWMY_nom与OUT_RISE之间的逻辑OR；

-在信号PWMX的下降沿(FE)之后，其将其输出PWMY_OUT从“1”切换为“0”，以执行PWMY_nom与OUT_FALL之间的逻辑OR。

因此，需要用准确的方式选择适当的初始门限值Vstart以及斜坡的适当的开始值和斜率，使得在***的操作开始时，事件OUT_RISE和OUT_FALL分别在相对于信号PWMX的上升沿(RE)并且关于信号PWMX的下降沿(FE)的延迟之后发生，其中这一延迟大于在应用水平意图覆盖的最大额定时间Tshift_nom。

参考图11，以这一方式，获得变换器的演进，使得在开始时，ZVS逻辑模块的信号PWMY_OUT与PWMY_nom一致，但是由于选择时间Tshift_nom的值的方式，将在节点PHX上产生欠电压SM1，在每个循环，门限Vth_int将减小并且在某个点在信号PWMY_nom的上升沿(RE)和下降沿(FE)之前将分别出现事件OUT_RISE和OUT_FALL，这导致相对于信号PWMY_nom超前的信号PWMY_OUT(参见图12)。

通过使用信号PWMY_OUT、而非信号PWMY_nom作为用于开关MOS晶体管的驱动器的控制信号，显而易见的是，信号PWMY_OUT相对于信号PWMY_nom的超前出于之前解释的原因确定欠电压和过电压峰值的减小(参见图11和图12之间的比较)。

然而，该超前将继续增加直到其中不再形成欠电压峰值的循环。在这一条件下，门限Vth_int仅增加小值δ，并且不再减小，并且因此在下一循环，信号PWMY_OUT将稍微延迟，并且不再超前。

这将继续，直到获得信号PHX的很小的欠电压，如图13所示。

在这点上，情况再次反转，并且信号PWMY_OUT将再次超前。实际上，将达到平衡条件，其中信号PWMY_OUT在确保ZVS和准ZCS条件的值Tshift_target周围平移(参见图13)，其中抖动取决于变换器的驱动模块的模拟参数(这些参数是用于对电容C放电和充电的开关的闭合的时间t1和t2的值、电容C本身的值、充电和放电电流I的值、斜坡的斜率、比较器COMPrise和COMPfall的延迟和偏移等)，并且其中这一条件下的欠电压根据抖动在零条件与可忽略的欠电压条件之间振荡(使得晶体管内的二极管没有进入导通)。

因此重要的是校准所有这些参数以便获得合适的小的抖动。

当然，在不偏离本发明的原理的情况下，构造和实施例的细节可以关于本文中仅作为示例描述和说明的内容极大地变化，而不因此偏离所附权利要求中定义的本发明的范围。

Claims (19)

1.一种用于驱动谐振变换器的方法，所述谐振变换器包括：

-初级开关电路，至少具有初级绕组和被配置用于驱动所述初级绕组的初级全桥开关级(M1，M2，M3，M4)以及与所述初级绕组串联的谐振电感器(Lres)，

-次级谐振电路，具有磁耦合至所述初级绕组的次级绕组以及并联电连接至所述次级绕组的谐振电容器(Cres)，

-次级整流级，并联电连接至所述谐振电容器(Cres)，以及

-驱动模块，被配置用于：

-在输入处接收表示在上部开关半桥(M1，M2)或下部开关半桥(M3，M4)的开关之间的节点处测量的电压的信号(PHX，PHY)，

-在表示在所述上部开关半桥(M1，M2)或下部开关半桥(M3，M4)的开关之间的节点处测量的电压的所述信号(PHX，PHY)中测量负电压的存在，

-在每个循环处，将用于控制要在下一开关循环激活的所述下部开关半桥(M3，M4)或上部开关半桥(M1，M2)的开关的控制信号(PWMY_OUT，PWMX_OUT)超前平移时间(Tshift)，所述平移时间(Tshift)在每个循环减小(δtshift)，直到满足在表示在所述上部开关半桥(M1，M2)或下部开关半桥(M3，M4)的开关之间的节点处测量的电压的所述信号(PHX，PHY)中不存在负电压的条件。

2.根据权利要求1所述的方法，其中在满足在表示在所述上部开关半桥(M1，M2)或下部开关半桥(M3，M4)的开关之间的节点处测量的电压的所述信号(PHX，PHY)中不存在负电压的条件的循环之后的循环中，将用于控制所述下部开关半桥(M3，M4)或上部开关半桥(M1，M2)的开关的控制信号(PWMY_OUT，PWMX_OUT)延迟小的量(δ)，直到检测到在表示在所述上部开关半桥(M1，M2)或下部开关半桥(M3，M4)的开关之间的节点处测量的电压的所述信号(PHX，PHY)中存在新的负电压。

3.根据权利要求1或权利要求2所述的方法，其中所述平移时间初始被选择为长于由所述谐振电感器和所述谐振电容器(Lres，Cres)形成的网络的最长谐振周期(Tres_max)。

4.根据权利要求或权利要求2所述的方法，其中经由晶体管来获得所述初级全桥开关级的高压侧开关(M2，M4)和低压侧开关(M1，M3)。

5.根据权利要求4所述的方法，其中所述晶体管是MOSFET。

6.根据权利要求5所述的方法，其中在所述上部开关半桥(M1，M2)或下部开关半桥(M3，M4)内，在所述高压侧开关(M2，M4)的断开与相应低压侧开关(M1，M3)的接通之间，并且反之亦然，死区时间(DEAD TIME)消逝以防止在接地与电源电压(Vin)之间的直接电流路径的建立，

其中在所述死区时间(DEAD TIME)期间，生成次级谐振，所述次级谐振涉及在所述MOSFET(M1，M2，M3，M4)的漏极和源极端子之间的寄生电容(Coss)和所述谐振电感器(Lres)，

并且其中所述方法设想配置所述驱动模块以选择：

-所述死区时间(DEAD TIME)<¹/₄Tres_oss_min，其中Tres_oss_min是涉及所述寄生电容(Coss)和所述谐振电感器(Lres)的所述次级谐振的最小值；以及

-所述平移时间(Tshift)>>Tres_max，其中Tres_max是由所述谐振电感器和所述谐振电容器形成的网络的主谐振的最长谐振周期。

7.一种谐振变换器，包括：

-初级开关电路，至少具有初级绕组和被配置用于驱动所述初级绕组的初级全桥开关级(M1，M2，M3，M4)以及与所述初级绕组串联的谐振电感器(Lres)，

-次级谐振电路，具有磁耦合至所述初级绕组的次级绕组以及并联电连接至所述次级绕组的谐振电容器(Cres)，

-次级整流级，并联电连接至所述谐振电容器(Cres)，以及

-驱动模块，被配置用于彼此独立地控制上部开关半桥(M1，M2)和下部开关半桥(M3，M4)以实现根据权利要求1所述的方法。

8.根据权利要求7所述的变换器，其中所述上部开关半桥(M1，M2)和所述下部开关半桥(M3，M4)经由MOSFET来获得。

9.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序在由计算设备的处理器执行时使所述计算设备执行根据权利要求1到6中的任一项所述的方法。

10.一种谐振变换器，包括：

初级开关电路，至少具有初级绕组和被配置用于驱动所述初级绕组的初级全桥开关级以及与所述初级绕组串联的谐振电感器，所述全桥开关级包括上部开关半桥和下部开关半桥；

次级谐振电路，具有磁耦合至所述初级绕组的次级绕组以及并联电连接至所述次级绕组的谐振电容器；

次级整流级，并联电连接至所述谐振电容器；以及

驱动模块，被配置用于：

接收表示在所述上部开关半桥或所述下部开关半桥的开关之间的节点处测量的电压的信号，

在表示在所述上部开关半桥或所述下部开关半桥的开关之间的节点处测量的电压的所述信号中测量负电压的存在，

在施加至所述下部开关半桥或所述上部开关半桥的开关的控制信号的每个开关循环处，将用于控制要在下一开关循环激活的所述下部开关半桥或上部开关半桥的开关的所述控制信号超前平移时间，所述平移时间在每个循环减小，直到满足在表示在所述上部开关半桥或下部开关半桥的开关之间的节点处测量的电压的所述信号中不存在负电压的条件。

11.根据权利要求10所述的谐振变换器，其中在满足在表示在所述上部开关半桥或下部开关半桥的开关之间的节点处测量的电压的所述信号中不存在负电压的条件的开关循环之后的开关循环中，将用于控制所述下部开关半桥或上部开关半桥的开关的控制信号延迟小的量，直到检测到在表示在所述上部开关半桥或下部开关半桥的开关之间的节点处测量的电压的所述信号中存在新的负电压。

12.根据权利要求10所述的谐振变换器，其中所述平移时间初始被选择为长于由所述谐振电感器和所述谐振电容器形成的网络的主谐振的最长谐振周期。

13.根据权利要求10所述的谐振变换器，其中所述上部开关半桥和所述下部开关半桥中的每一个的高压侧开关和所述上部开关半桥和所述下部开关半桥中的每一个的低压侧开关是晶体管。

14.根据权利要求13所述的谐振变换器，其中所述晶体管是MOSFET。

15.根据权利要求14所述的谐振变换器，

其中在所述上部开关半桥或下部开关半桥内，在所述高压侧开关的断开与相应低压侧开关的接通之间，并且反之亦然，死区时间DEAD TIME消逝以防止在接地与电源电压之间的直接电流路径的建立，

其中在所述死区时间期间，生成次级谐振，所述次级谐振涉及在所述功率MOSFET的漏极和源极端子之间的寄生电容和所述谐振电感器，并且

其中所述驱动模块被配置为选择：

所述死区时间DEAD TIME<¹/₄Tres_oss_min，其中Tres_oss_min是涉及所述寄生电容和所述谐振电感器的所述次级谐振的最小值；以及

所述平移时间，被表示为Tshift，Tshift>>Tres_max，其中Tres_max是由所述谐振电感器和所述谐振电容器形成的网络的主谐振的最长谐振周期。

16.一种控制谐振变换器的方法，包括：

接收相位信号，所述相位信号表示所述谐振变换器的上部开关半桥电路和下部开关半桥电路中的一个的相位节点上的电压，所述上部开关半桥电路和所述下部开关半桥电路中的每一个包括高压侧开关和低压侧开关；

为所述上部开关半桥电路和所述下部开关半桥电路中的每一个提供所述高压侧开关的关断和所述低压侧开关的接通之间的死区时间；

为所述上部开关半桥电路和所述下部开关半桥电路中的每一个提供所述低压侧开关的关断和所述高压侧开关的接通之间的死区时间；

在所述死区时间期间，在所述相位信号中检测欠电压或过电压，所述欠电压或过电压源于次级谐振，所述次级谐振由于所述谐振变换器的开关的寄生电容和谐振电感部件而发生；

在第一控制信号和第二控制信号之间提供时间平移，所述第一控制信号被施加至所述上部开关半桥电路和所述下部开关半桥电路中的一个的开关，所述第二控制信号被施加到所述上部开关半桥电路和所述下部开关半桥电路中的另一个的开关，所述时间平移具有初始标称值；以及

从所述初始标称值开始减小所述时间平移的值，并且在所述第一控制信号和所述第二控制信号的每个循环期间通过递增值减小所述值，直到所述相位信号中的所述欠电压或过电压为零。

17.根据权利要求16所述的方法，其中提供所述死区时间包括提供小于Tres_oss_min的1/4的死区时间，其中Tres_oss_min是由于所述开关的寄生电容和所述谐振电感部件导致的次级谐振的最小值。

18.根据权利要求16所述的方法，其中提供所述时间平移包括提供具有比最长谐振周期长的初始标称值的所述时间平移，所述最长谐振周期由所述谐振变换器的所述谐振电感部件和谐振电容部件确定。

19.根据权利要求16所述的方法，其中在所述相位信号中检测欠压或过电压包括检测所述上部开关半桥的所述相位节点上的所述相位信号的下降沿的欠电压，所述欠电压在与施加到所述上部开关半桥电路的所述第一控制信号相关联的所述死区时间期间产生。