CN106537567B - 晶体管、显示装置和电子设备 - Google Patents

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Abstract

本公开的晶体管具备：栅电极；氧化物半导体膜，包含沟道区域和低电阻区域，所述沟道区域与所述栅电极对置，所述低电阻区域具有比所述沟道区域的电阻值低的电阻值；以及栅极绝缘膜，设置在所述氧化物半导体膜与所述栅电极之间，并且具有更靠近所述氧化物半导体膜的第一面和更靠近所述栅电极的第二面，所述栅极绝缘膜的所述第一面的沟道长方向的长度比所述栅电极的沟道长方向的最大长度大。

Description

晶体管、显示装置和电子设备
技术领域
本技术涉及一种使用氧化物半导体膜的晶体管、以及具备该晶体管的显示装置和电子设备。
背景技术
在有源驱动方式的液晶显示装置、有机EL(ELectroluminescence)显示装置中，将薄膜晶体管(TFT：Thin Film Transistor)作为驱动元件使用。近些年，伴随显示器的大屏幕化和高速驱动化，对薄膜晶体管的特性的要求非常高。通过将氧化锌(ZnO)或氧化铟镓锌(IGZO)等氧化物半导体用于薄膜晶体管，可以获得高迁移率，另外，也可以大面积化。因此，正在积极进行使用氧化物半导体的薄膜晶体管的开发(例如，参照专利文献1)。
对于显示器的高速驱动化，优选地，将能够流经薄膜晶体管的电流量增大，也就是说提高迁移率、且减少在薄膜晶体管发生的寄生电容。通过减少在薄膜晶体管产生的寄生电容，能够防止信号的延迟等。
例如在非专利文献1中，表示了具有自对准结构的顶栅型的薄膜晶体管。该薄膜晶体管具有如下的构造：在氧化物半导体膜的沟道区域上，在俯视时的相同位置设置栅电极和栅极绝缘膜之后，将从氧化物半导体膜的栅电极和栅极绝缘膜露出的区域低电阻化，形成源·漏区域(低电阻区域)。例如，在氧化物半导体膜的低电阻区域包含铝(Al)。在具有这样的自对准结构的薄膜晶体管中，能够抑制栅电极与源/漏电极在交叉区域形成的寄生电容。
现有技术文献
专利文献
专利文献1：特开2012-33836号公报
非专利文献
非专利文献1：N.Morosawa et al，Journal of SID Vol.20Issue 1，2012pp47-52
发明内容
然而，由于例如在制造薄膜晶体管时进行的退火工序等，而铝等在低电阻区域以外的部分扩散(扩散区域)。在该扩散区域中，氧化物半导体膜的电阻值变低。因此，如果在与栅电极在俯视时重叠的位置、即沟道区域的一部分形成扩散区域，那么在栅电极与扩散区域之间发生寄生电容。
因此，期望提供一种可以减少寄生电容的晶体管、显示装置和电子设备。
本技术的一种实施方式的第一晶体管具备：栅电极；氧化物半导体膜，包含沟道区域和低电阻区域，沟道区域与栅电极对置，低电阻区域具有比沟道区域的电阻值低的电阻值；以及栅极绝缘膜，设置在氧化物半导体膜与栅电极之间，并且具有更靠近氧化物半导体膜的第一面和更靠近栅电极的第二面，栅极绝缘膜的第一面的沟道长方向的长度比栅电极的沟道长方向的最大长度大。
本技术的一种实施方式的显示装置具备显示元件和用于驱动显示元件的晶体管，晶体管使用上述本技术的一种实施方式的第一晶体管。
本技术的一种实施方式的电子设备具备上述本技术的一种实施方式的显示装置。
在本技术的一种实施方式的第一晶体管、显示装置或电子设备中，因为在栅极绝缘膜中，第一面的沟道长方向的长度比栅电极的沟道长方向的最大长度大，所以沟道区域与低电阻区域分开设置。因此，即使低电阻区域的铝等在氧化物半导体膜中扩散，也不容易到达沟道区域。
本技术的一种实施方式的第二晶体管具备：栅电极；以及氧化物半导体膜，包含沟道区域和低电阻区域，沟道区域与栅电极对置，低电阻区域以从沟道区域分开的方式设置、且具有比沟道区域的电阻值低的电阻值。
在本技术的一种实施方式的第二晶体管中，因为低电阻区域以从沟道区域分开的方式设置，所以低电阻区域的铝等不容易到达沟道区域。
根据本技术的一种实施方式的第一晶体管、显示装置和电子设备，因为使栅极绝缘膜的第一面的沟道长方向的长度比栅电极的沟道长方向的最大长度大，另外，根据本技术的一种实施方式的第二晶体管，因为将氧化物半导体膜的低电阻区域以从沟道区域分开的方式设置，所以能够防止沟道区域的低电阻化。因此，可以减少寄生电容。再有，不一定限定于这里所记载的效果，也可以是本公开中记载的任何一个效果。
附图说明
图1是表示本技术的第一实施方式的晶体管的结构的截面图。
图2是表示图1所示的栅极绝缘膜的平面结构的图。
图3A是表示图1所示的晶体管的制造方法的一个工序的截面图。
图3B是表示继图3A之后的一个工序的截面图。
图3C是表示继图3B之后的一个工序的截面图。
图4A是表示继图3C之后的一个工序的截面图。
图4B是表示继图4A之后的一个工序的截面图。
图4C是表示继图4B之后的一个工序的截面图。
图5A是表示继图4C之后的一个工序的截面图。
图5B是表示继图5A之后的一个工序的截面图。
图5C是表示继图5B之后的一个工序的截面图。
图6是表示比较例的半导体装置的结构的截面图。
图7是表示变形例1的晶体管的结构的截面图。
图8是表示变形例2的晶体管的结构的截面图。
图9是表示变形例3的晶体管的结构的截面图。
图10是表示本技术的第二实施方式的半导体装置的结构的截面图。
图11是表示图1所示的包含半导体装置的显示装置的结构的一个例子的截面图。
图12是表示图11所示的显示装置的整体结构的图。
图13是表示图12所示的像素的电路结构的一个例子的图。
图14是表示图11所示的显示装置的另一个例子的截面图。
图15是表示图11所示的显示装置的其他例子的截面图。
图16是表示图11所示的显示装置的应用例的立体图。
具体实施方式
以下，参照附图对本技术的实施方式进行详细说明。再有，说明按以下的顺序进行。
1.第一实施方式(晶体管：具有顶栅型构造的例子)
2.变形例1(栅电极和栅极绝缘膜具有锥形形状的例子)
3.变形例2(具有截面形状为矩形状的栅极绝缘膜的例子)
4.变形例3(具有叠层结构的栅极绝缘膜的例子)
5.第二实施方式(晶体管：具有底栅型构造的例子)
6.应用例(显示装置)
<第一实施方式>
图1表示本技术的第一实施方式的晶体管(晶体管1)的截面结构。在该晶体管1的基板11上设置有氧化物半导体膜12，晶体管1具有交错(Stagger)构造(顶栅型构造)。在氧化物半导体膜12上的选择性区域依次配设栅极绝缘膜13和栅电极14。以覆盖这些氧化物半导体膜12、栅极绝缘膜13和栅电极14的方式设置有高电阻膜15和层间绝缘膜16。在层间绝缘膜16上设置有源/漏电极17A、17B。对于高电阻膜15和层间绝缘膜16，设置有贯通它们的连接孔H1、H2，源/漏电极17A、17B分别通过连接孔H1、H2与氧化物半导体膜12的后述低电阻区域12C电连接。在包含这样的交错构造的TFT的晶体管1中，因为能够在基板11上直接形成氧化物半导体膜12，另外，氧化物半导体膜12被栅电极14覆盖，所以能够从例如包含发光层的有机层(后述图11的有机层53)等上层保护氧化物半导体膜12。因此，晶体管1能够适宜用作显示器驱动器件。
基板11由例如石英、玻璃、硅或树脂(塑料)膜等板材构成。在后述的溅射法中，因为不需要加热基板11就可以形成氧化物半导体膜12，所以能够使用廉价的树脂膜。作为树脂材料，例如可以列举：PET(聚对苯二甲酸乙二醇酯)、PI(聚酰亚胺)、PC(聚碳酸酯)或PEN(聚萘二甲酸乙二醇酯)等。也可以在由树脂材料构成的基板11上，设置氧化硅膜(SiOx)、氮化硅膜(SiNx)和氧化铝膜(AlOx)等阻挡膜。阻挡膜也可以是层叠膜。此外，根据目的，也可以在不锈钢(SUS)等金属基板上形成绝缘材料膜来加以使用。
氧化物半导体膜12设置在基板11上的选择性区域，具有作为TFT的活性层的功能。氧化物半导体膜12包含例如铟(In)、镓(Ga)、锌(Zn)、锡(Sn)、钛(Ti)和铌(Nb)中的至少1种元素的氧化物作为主要成分。具体地说，作为非晶质的氧化物，可以列举：氧化铟锡锌(ITZO)或氧化铟镓锌(IGZO：InGaZnO)等；作为结晶性的氧化物，可以列举：氧化锌(ZnO)、氧化铟锌(IZO(注册商标))、氧化铟镓(IGO)、氧化铟锡(ITO)或氧化铟(InO)等。优选地使用包含铟的氧化物半导体膜12。虽然可以使用非晶质或结晶性的氧化物半导体材料的任一种，但是因为能够容易地确保与栅极绝缘膜13的蚀刻选择性，所以优选地使用结晶性的氧化物半导体材料。氧化物半导体膜12的厚度(层叠方向的厚度，以下仅称为厚度。)是例如50nm左右。
在该氧化物半导体膜12中，与栅电极14对置、且在俯视时重叠于栅电极14的区域为沟道区域12A。另一方面，从氧化物半导体膜12的沟道区域12A以外的区域的表面(上面)沿着厚度方向的一部分成为扩散区域12B和低电阻区域12C，该扩散区域12B和低电阻区域12C具有比沟道区域12A的电阻值低的电阻值。低电阻区域12C是通过例如在氧化物半导体材料中使铝(Al)等金属反应且使金属(掺杂物)扩散而形成的。在晶体管1中，通过该低电阻区域12C实现自对准(自我调整)构造，能够减少在栅电极14与源/漏电极17A、17B的交叉区域形成的寄生电容。另外，低电阻区域12C也能够发挥使TFT的特性稳定化的作用。扩散区域12B是由包含在低电阻区域12C的铝等金属扩散而产生的区域，并且形成在低电阻区域12C与沟道区域12A之间的邻接低电阻区域12C的位置。该扩散区域12B的金属的浓度比低电阻区域12C的金属的浓度低，并且从靠近低电阻区域12C的位置朝着靠近沟道区域12A的位置趋向逐渐变低。该扩散区域12B的电阻值比沟道区域12A的电阻值低，并且比低电阻区域12C的电阻值高。在晶体管1中，低电阻区域12C以从沟道区域12A分开的方式设置，从低电阻区域12C朝着沟道区域12A形成有扩散区域12B，对此，在后面详细说明。扩散区域12B设置在与栅电极14在俯视时不重叠、且与栅极绝缘膜13的下表面(后述的下表面S1)重叠的位置。
栅极绝缘膜13设置在氧化物半导体膜12与栅电极14之间，具有更靠近氧化物半导体膜12的下表面S1和更靠近栅电极14的上表面S2。例如，栅极绝缘膜13的下表面S1接触氧化物半导体膜12，上表面S2接触栅电极14。在本实施方式中，该栅极绝缘膜13的下表面S1的沟道长方向(X方向)的长度(长度13L)比栅电极14的沟道长方向的最大长度(长度14L)大。因此，氧化物半导体膜12的低电阻区域12C以从沟道区域12A分开的方式形成，包含在低电阻区域12C的铝等金属变得不易到达沟道区域12A，对此，在后面详细说明。
图2将栅极绝缘膜13的平面结构与氧化物半导体膜12和栅电极14一起表示。在俯视时，栅极绝缘膜13的下表面S1在栅电极14的两侧(源/漏电极17A、17B侧)展宽。栅电极14的长度14L例如是3μm～100μm左右，优选地，根据需要的电流量调整为4μm～16μm左右。栅极绝缘膜13的长度13L比该栅电极14的长度14L大例如0.2μm～4μm左右。详细地说，栅极绝缘膜13比栅电极14在源/漏电极17A、源/漏电极17B各自的方向展宽0.1μm～2μm左右。通过该栅电极14的长度14L与栅极绝缘膜13的长度13L之差，决定氧化物半导体膜12的沟道区域12A与低电阻区域12C分开的距离(图1)。栅极绝缘膜13的沟道宽方向(Y方向)的长度例如与栅电极14的沟道宽方向的长度相同。
栅极绝缘膜13例如具有锥形形状，栅极绝缘膜13的截面形状为梯形状。也就是说，栅极绝缘膜13的上表面S2的沟道长方向的长度比长度13L小，例如与栅电极14的长度14L相同。
这样的栅极绝缘膜13是由例如氧化硅膜(SiOx)、氮化硅膜(SiNx)、氮氧化硅膜(SiON)和氧化铝膜(AlOx)中的1种构成的单层膜，或者由它们中的多种构成的层叠膜。其中，因为氧化硅膜或氧化铝膜不易使氧化物半导体还原，所以被优选。栅极绝缘膜13的厚度例如是300nm。
栅电极14通过施加于TFT的栅电压(Vg)控制氧化物半导体膜12中的载流子密度，并且具有作为供应电位的配线的功能。栅电极14的截面形状例如是矩形状，栅电极14的下表面与上表面具有互相大致同样的平面形状。也就是说，栅电极14的沟道长方向的最大长度14L是栅电极14的下表面和上表面的沟道长方向的长度。该栅电极14是由例如钼(Mo)、钛(Ti)、铝、银(Ag)、钕(Nd)和铜(Cu)中的1种构成的单体或合金，或者由它们中的多种构成的层叠膜。具体地说，可以列举：由钼或钛夹着铝、银等低电阻金属而形成的叠层结构；和铝与钕的合金(Al-Nd合金)。优选地，在接近栅极绝缘膜13的位置，使用耐湿式蚀刻的材料，并且在该材料上层叠对栅极绝缘膜13可以用选择比湿式蚀刻液加工的材料，构成栅电极14。例如，作为这样的栅电极14，能够使用从接近栅极绝缘膜13的位置依次层叠有钛、铝和钼的层叠膜。栅电极14也可以由ITO等透明导电膜构成。栅电极14的厚度例如是10nm～500nm。
在后述的制造工序中，扩散至氧化物半导体膜12的低电阻区域12C的金属的供应源的金属膜变成氧化膜且残存，从而形成高电阻膜15。高电阻膜15的厚度例如小于等于20nm，该高电阻膜15由氧化钛、氧化铝、氧化铟或氧化锡等构成。这样的高电阻膜15因为对外部空气具有良好的阻隔性，所以除了如上所述的工序上的作用之外，也具有减少使晶体管1的氧化物半导体膜12的电气特性发生变化的氧气、水分的影响的功能。通过设置高电阻膜15，可以使晶体管1的电气特性稳定化，可以更加提高层间绝缘膜16的效果。
为了提高阻挡功能，也可以在高电阻膜15上层叠例如由厚度为30nm～50nm左右的氧化铝或氮化硅构成的保护膜。因此，晶体管1的氧化物半导体膜12的电气特性更加稳定。
层间绝缘膜16层叠在高电阻膜15上，由例如丙烯酸类树脂、聚酰亚胺、线型酚醛类树脂、苯酚类树脂、环氧类树脂或氯乙烯类树脂等有机材料构成。也可以在层间绝缘膜16中使用氧化硅膜、氮化硅膜、氮氧化硅膜或氧化铝等无机材料，或者，也可以将有机材料与无机材料层叠使用。含有有机材料的层间绝缘膜16可以容易地厚膜化使其厚度为例如1～2μm左右。这样厚膜化的层间绝缘膜16能够将栅电极14加工后形成的段差充分被覆，从而确保绝缘性。层叠有氧化硅膜和氧化铝膜的层间绝缘膜16能够抑制对氧化物半导体膜12的水分混入和扩散。因此，能够使晶体管1的电气特性稳定，并且也能够提高可靠性。
源/漏电极17A、17B的厚度例如是200nm左右，该源/漏电极17A、17B由与在上述栅电极14中列举的材料相同的金属或透明导电膜构成。源/漏电极17A、17B优选地，由例如铝或铜等低电阻金属构成，更优选通过由钛或钼构成的阻挡层夹着这样的低电阻金属而形成的层叠膜。通过使用这样的层叠膜，可以进行配线延迟少的驱动。另外，源/漏电极17A、17B优选地，以回避栅电极14正上方的区域的方式设置。这是为了防止在栅电极14与源/漏电极17A、17B的交叉区域形成寄生电容。
该晶体管1例如能够如下制造(图3A～图5C)。
首先，如图3A所示，在基板11上形成由上述材料构成的氧化物半导体膜12。具体地说，首先在基板11的整个表面上，通过例如溅射法，以例如50nm左右的厚度形成氧化物半导体材料膜(未图示)。这时，作为目标，使用与成膜对象的氧化物半导体组成相同的陶瓷。另外，氧化物半导体中的载流子浓度因为在很大程度上依赖溅射时的氧气分压，所以控制氧气分压以获得所望的晶体管特性。氧化物半导体材料膜也可以使用电子束蒸镀法、脉冲激光(PLD)法、离子电镀法和溶胶-凝胶法等方法形成。如果由上述的结晶性材料构成氧化物半导体膜12，那么在后述的栅极绝缘膜13的蚀刻工序中，能够容易地提高蚀刻选择性。接着，通过例如光刻和蚀刻，将形成的氧化物半导体材料膜以所定的形状图案化。这时，优选地，通过使用磷酸、硝酸和醋酸的混合液的湿式蚀刻进行加工。磷酸、硝酸和醋酸的混合液可以充分增大与基底的选择比，可以比较容易地进行加工。
在设置氧化物半导体膜12之后，在基板11的整个表面上形成由例如厚度为100nm的氧化硅膜或氧化铝膜构成的绝缘材料膜13M。绝缘材料膜13M是用于形成栅极绝缘膜13的膜。绝缘材料膜13M的成膜能够使用例如等离子体CVD(Chemical Vapor Deposition、化学汽相成长)法。氧化硅膜除了等离子体CVD法之外，也可以通过反应溅射法形成。另外，在形成氧化铝膜的情况下，除了这些反应溅射法、CVD法之外，也可以使用原子层沉积法(ALD)。
接着，在绝缘材料膜13M上形成导电材料膜14M(图3B)。导电材料膜14M是用于形成栅电极14的膜。导电材料膜14M是从例如接近绝缘材料膜13M的位置依次层叠由钛构成的导电膜14M-1、由铝构成的导电膜14M-2和由钼构成的导电膜14M-3而形成的膜。导电材料膜14M能够使用例如溅射法、热蒸镀法或电子束蒸镀法等形成。
在形成导电材料膜14M之后，如图3C所示，在导电材料膜14M(导电膜14M-3)上的选择性区域(形成栅电极14的区域)形成抗蚀图案18。接着，将该抗蚀图案18作为掩模，对导电膜14M-2、14M-3进行湿式蚀刻(图4A)。这时，在该湿式蚀刻工序中，发生侧向腐蚀。将该侧向腐蚀(CD损失)部分控制成适当的大小，使抗蚀图案18以屋檐状覆盖湿式蚀刻后的导电膜14-2、14-3。具体地说，使抗蚀图案18的沟道长方向的长度比湿式蚀刻后的导电膜14-2、14-3的沟道长方向的长度大。
在对导电膜14M-2、14M-3进行湿式蚀刻之后，进行例如导电膜14M-1和绝缘材料膜13M的干式蚀刻(图4B)。在该工序中，通过控制干式蚀刻的偏置，首先，处于屋檐状的抗蚀图案18的下部的导电膜14M-1被加工成锥形状，并且该锥形状的导电膜14M-1发挥掩模的作用、同时绝缘材料膜13M被逐渐加工。因此，形成由导电膜14-1、14-2、14-3构成的栅电极14和锥形状的栅极绝缘膜13。在形成栅电极14和锥形状的栅极绝缘膜13之后，除去抗蚀图案18(图4C)。
接着，如图5A所示，在基板11的整个表面上，通过例如溅射法或原子层成膜法，以例如5nm～10nm的厚度形成由钛、铝、锡或铟等构成的金属膜15M。
接着，如图5B所示，通过在例如300℃左右的温度下进行热处理，金属膜15M被氧化，由此形成高电阻膜15。这时，在氧化物半导体膜12中与高电阻膜15接触的部分、即氧化物半导体膜12中的设置有栅极绝缘膜13的下表面S1的区域以外的部分，形成低电阻区域12C。低电阻区域12C设置在例如氧化物半导体膜12的厚度方向的一部分(高电阻膜15侧)。因为该金属膜15M的氧化反应利用包含在氧化物半导体膜12中的一部分氧气，所以伴随金属膜15M的氧化的进行，在氧化物半导体膜12中，氧气浓度从与该金属膜15M接触的表面(上面)侧开始下降。另一方面，铝等金属从金属膜15M向氧化物半导体膜12中扩散。该金属元素发挥作为掺杂物的功能，与金属膜15M接触的氧化物半导体膜12的上面侧的区域被低电阻化。因此，以自我调整的方式形成比沟道区域12A的电阻低的低电阻区域12C。
作为金属膜15M的热处理，优选地，如上所述在300℃左右的温度下退火。这时，通过在包含氧气等的氧化性气氛中进行退火，能够抑制低电阻区域12C的氧气浓度变得过低，可以向氧化物半导体膜12提供充分的氧气。因此，可以削减在以后的工序中进行的退火工序而进行工序的简略化。
作为上述退火工序的替代，例如也可以通过将在基板11上形成金属膜15M时的基板11的温度设定得比较高，来形成高电阻膜15。例如在图5A的工序中，如果在将基板11的温度保持在300℃左右的情况下形成金属膜15M，那么能够不进行热处理而将氧化物半导体膜12的所定区域低电阻化。在这种情况下，可以将氧化物半导体膜12的载流子浓度降低至作为晶体管所需要的水平。
金属膜15M优选地，如上所述以小于等于10nm的厚度形成。这是因为如果使金属膜15M的厚度为小于等于10nm，那么能够通过热处理使金属膜15M完全氧化(形成高电阻膜15)。在金属膜15M没有被完全氧化的情况下，优选将该未氧化的金属膜15M通过蚀刻除去的工序。这是因为如果没有充分氧化的金属膜15M残留在栅电极14上等，那么有可能发生漏泄电流。在金属膜15M完全被氧化而形成高电阻膜15的情况下，不需要那样的除去工序，可以使制造工序简略化。总之，即使不进行通过蚀刻的除去工序，也能够防止漏泄电流的发生。再有，在以小于等于10nm的厚度形成金属膜15M的情况下，热处理后的高电阻膜15的厚度为小于等于20nm左右。
作为使金属膜15M氧化的方法，除了如上所述的热处理之外，也可以使用在水蒸气气氛中的氧化或等离子体氧化等方法。特别是在等离子体氧化的情况下，具有如下优点。虽然在形成高电阻膜15之后，通过等离子体CVD法形成层间绝缘膜16，但是在对金属膜15M实施等离子体氧化处理之后，可以继续(连续地)形成层间绝缘膜16。因此，具有不必要增加工序的优点。等离子体氧化优选地，例如使基板11的温度为200℃～400℃左右，并且在氧气和二氮化氧的混合气体等包含氧气的气氛中发生等离子体，来进行处理。这是因为由此能够形成如上所述的对外部空气具有良好的阻隔性的高电阻膜15。
在形成高电阻膜15之后，如图5C所示，在高电阻膜15的整个表面上，形成层间绝缘膜16。在层间绝缘膜16包含无机绝缘材料的情况下，能够使用例如等离子体CVD法、溅射法或原子层沉积法；在层间绝缘膜16包含有机绝缘材料的情况下，能够使用例如旋涂法、狭缝涂布法等涂布法。通过涂布法，能够容易地形成厚膜化的层间绝缘膜16。在由氧化铝形成层间绝缘膜16时，可以使用通过例如以铝为目标的DC或AC电源的反应溅射法。在设置层间绝缘膜16之后，进行光刻和蚀刻，在层间绝缘膜16和高电阻膜15的所定地方形成连接孔H1、H2。
接着，在层间绝缘膜16上，通过例如溅射法，形成由上述源/漏电极17A、17B的构成材料构成的导电膜(未图示)，由该导电膜嵌入连接孔H1、H2。之后，通过例如光刻和蚀刻将该导电膜以所定形状图案化。因此，在层间绝缘膜16上形成源/漏电极17A、17B，该源/漏电极17A、17B连接于氧化物半导体膜12的低电阻区域12C。通过以上的工序，制成了图1所示的晶体管1。
在晶体管1中，如果对栅电极14施加大于等于阈值电压的电压(栅电压)，那么在氧化物半导体膜12的沟道区域12A有载流子流过。因此，源/漏电极17A与源/漏电极17B之间有电流流过。
氧化物半导体膜12中的与高电阻膜15接触的区域、即低电阻区域12C是栅极绝缘膜13的下表面S1接触的区域以外的区域。另一方面，氧化物半导体膜12的沟道区域12A是在俯视时与栅电极14重叠的区域。在这里，因为栅极绝缘膜13的下表面S1的沟道长方向的长度13L比栅电极14的沟道长方向的最大长度14L大，所以低电阻区域12C以从沟道区域12A分开的方式设置。因此，在晶体管1中，包含在低电阻区域12C的铝等金属不易到达沟道区域12A。以下，对此进行说明。
图6表示比较例的晶体管(晶体管100)的截面结构。在该晶体管100中，栅极绝缘膜130的下表面S1的沟道长方向的长度130L与栅电极14的沟道长方向的最大长度14L相同，栅极绝缘膜130与栅电极140设置在俯视时互相重叠的位置。在这样的晶体管100中，因为氧化物半导体膜12中的沟道区域12A(氧化物半导体膜12中的在俯视时与栅电极14重叠的区域)以外的区域与高电阻膜15接触，所以低电阻区域12C被设置在与沟道区域12A邻接的位置。因此，包含在低电阻区域12C的铝等金属，容易扩散至沟道区域12A，沟道区域12A的一部分有可能成为扩散区域12B。金属的扩散长度是例如0.8μm，由退火条件而变化。在形成在沟道区域12A的一部分的扩散区域12B与栅电极14之间，发生寄生电容，给例如显示器的驱动速度带来影响。另外，如果在沟道区域12A的整个区域形成扩散区域12B，那么晶体管100就没有作为开关元件的功能。
对此，在晶体管1中，栅极绝缘膜13的下表面S1的沟道长方向的长度13L比栅电极14的沟道长方向的最大长度14L大，低电阻区域12C以从沟道区域12A分开的方式设置。因此，包含在低电阻区域12C的铝等金属首先被扩散至低电阻区域12C与沟道区域12A之间的间隙，不易到达沟道区域12A。也就是说，扩散区域12B被设置在低电阻区域12C与沟道区域12A之间，不易形成为沟道区域12A的一部分。只要根据退火条件等适宜地调整栅极绝缘膜13的长度13L，使金属的扩散长度不超过沟道区域12A与低电阻区域12C分开的距离即可。因此，能够防止寄生电容的发生。另外，晶体管1能够维持作为开关元件的功能。
像这样，在本实施方式中，因为使栅极绝缘膜13的下表面S1的沟道长方向的长度13L比栅电极14的沟道长方向的最大长度14L大，所以可以防止沟道区域12A的低电阻化，可以降低寄生电容。
另外，在氧化物半导体膜12的沟道区域12A与低电阻区域12C之间的扩散区域12B中，其电阻值比沟道区域12A的电阻值低、且比低电阻区域12C的电阻值高。因此，即使在栅电极14与低电阻区域12C(源/漏电极17A、17B)之间施加高电压，也可以缓和在沟道区域12A与低电阻区域12C之间的区域产生的电场，从而提高晶体管1的可靠性。
以下，对本实施方式的变形例和其他实施方式进行说明，在以后的说明中，对与上述实施方式相同的构成部分附加相同的符号，并适当省略其说明。
<变形例1>
图7表示上述第一实施方式的变形例1的晶体管(晶体管1A)的截面结构。在该晶体管1A中，栅电极(栅电极24)具有锥形形状。除了这点之外，晶体管1A具有与上述实施方式的晶体管1同样的结构，其作用和效果也相同。
栅电极24的截面形状为例如梯形状。栅电极24的沟道长方向的最大长度24L是栅电极24的下面(与栅极绝缘膜13接触的面)的沟道长方向的长度。在晶体管1A中，栅极绝缘膜13的下表面S1的沟道长方向的长度13L比该栅电极24的长度24L大。
<变形例2>
图8表示上述第一实施方式的变形例2的晶体管(晶体管1B)的截面结构。在该晶体管1B的栅极绝缘膜(栅极绝缘膜23)中，上表面S2的沟道长方向的长度与下表面S1的沟道长方向的长度(长度23L)相同。除了这点之外，晶体管1B具有与上述实施方式的晶体管1同样的结构，其作用和效果也相同。
栅极绝缘膜23的截面形状为例如矩形状。在俯视时，栅极绝缘膜23的下表面S1和上表面S2都从栅电极14展宽。在该晶体管1B中，栅极绝缘膜23的下表面S1和上表面S2的沟道长方向的长度23L比栅电极14的沟道长方向的最大长度14L大。栅电极14的截面形状可以是矩形状(图8)，也可以是梯形状(图7)。
这样的晶体管1B以如下的方式形成。
首先，与晶体管1同样，在基板11上形成氧化物半导体膜12之后(图3A)，在氧化物半导体膜12上依次形成绝缘材料膜13M和导电材料膜14M(图3B)。接着，通过光刻和蚀刻对导电材料膜14M进行图案化，形成栅电极14。之后，通过光刻和蚀刻对绝缘材料膜13M进行图案化，形成栅极绝缘膜23。
该栅极绝缘膜23和栅电极14也可以以如下的方式形成。首先，在氧化物半导体膜12上形成绝缘材料膜13M之后，通过光刻和蚀刻对绝缘材料膜13M进行图案化，形成栅极绝缘膜23。接着，在栅极绝缘膜23上形成导电材料膜14M之后，通过光刻和蚀刻对导电材料膜14M进行图案化，形成栅电极14。
在设置栅极绝缘膜23和栅电极14之后，能够使用与晶体管1同样的方法制成晶体管1B。在形成晶体管1B时，为了防止起因于形成栅电极14时的湿式蚀刻的氧化物半导体膜12的蚀刻，优选地，使用耐湿式蚀刻性的材料来形成氧化物半导体膜12。
<变形例3>
图9表示上述第一实施方式的变形例3的晶体管(晶体管1C)的截面结构。该晶体管1C的栅极绝缘膜(栅极绝缘膜33)具有叠层结构。除了这点之外，晶体管1C具有与上述实施方式的晶体管1同样的结构，其作用和效果也相同。
在栅极绝缘膜33中，例如从接近氧化物半导体膜12的位置，依次层叠栅极绝缘膜33-1和栅极绝缘膜33-2。栅极绝缘膜33-1、33-2的截面形状为例如矩形状。在像这样具有叠层结构的栅极绝缘膜33中，其下表面S1成为最下层(栅极绝缘膜33-1)的下面，其上表面S2成为最上层(栅极绝缘膜33-2)的上面。也就是说，栅极绝缘膜33的下表面S1的沟道长方向的长度33L是栅极绝缘膜33-1的下面的沟道长方向的长度。在晶体管1C中，该栅极绝缘膜33的长度33L比栅电极14的沟道长方向的最大长度14L大。
栅极绝缘膜33-2的上面和下面的沟道长方向的长度例如与栅电极14的长度14L相同，而比长度33L小。通过对栅极绝缘膜33-1、33-2使用互相具有不同蚀刻速率的材料，能够容易地形成这样的栅极绝缘膜33。具体地说，对于栅极绝缘膜33-1，使用蚀刻速率慢的材料；对于栅极绝缘膜33-2，使用蚀刻速率快的材料。例如，对于栅极绝缘膜33-1，能够使用氧化铝(Al2O3)；对于栅极绝缘膜33-2，能够使用氧化硅(SiO2)。栅极绝缘膜33-2的沟道长方向的长度可以与栅极绝缘膜33-1的沟道长方向的长度相同(图8)，栅极绝缘膜33也可以具有锥形形状(图1)。栅极绝缘膜33也可以具有层数大于等于3的叠层结构。
<第二实施方式>
图10表示本技术的第二实施方式的晶体管(晶体管2)的截面结构。该晶体管2具有逆交错构造(底部栅极结构)。除了这点之外，晶体管2具有与上述第一实施方式的晶体管1同样的结构，其作用和效果也相同。
在晶体管2中，在基板11上，依次设置栅电极14、栅极绝缘膜13、氧化物半导体膜12和蚀刻阻止膜41。高电阻膜15覆盖这些栅电极14、栅极绝缘膜13、氧化物半导体膜12和蚀刻阻止膜41。在氧化物半导体膜12中，与栅电极14对置、且在俯视时重叠于栅电极14的区域为沟道区域12A。另一方面，从氧化物半导体膜12的沟道区域12A以外的区域的表面(上面)沿着厚度方向的一部分与晶体管1相同，成为扩散区域12B和低电阻区域12C，该扩散区域12B和低电阻区域12C具有比沟道区域12A的电阻值低的电阻值。低电阻区域12C是通过例如在氧化物半导体材料中使铝(Al)等金属反应且使金属(掺杂物)扩散而形成的。作为金属的替代，也可以通过使氢气扩散来形成低电阻区域12C。扩散区域12B是由低电阻区域12C的铝等金属或氢气扩散而产生的区域，并且形成在沟道区域12A与低电阻区域12C之间的邻接低电阻区域12C的位置。
蚀刻阻止膜41具有例如锥形形状，蚀刻阻止膜41的截面形状为梯形状。蚀刻阻止膜41由例如氧化硅膜(SiOx)和氧化铝膜(AlOx)等无机绝缘膜构成。该蚀刻阻止膜41以覆盖沟道区域12A的方式设置在氧化物半导体膜12上的选择性区域。蚀刻阻止膜41具有更靠近氧化物半导体膜12的下表面S3、和与下表面S3对置的上表面S4，例如下表面S3与氧化物半导体膜12接触。在本实施方式中，该蚀刻阻止膜41的下表面S3的沟道长方向(X方向)的长度(长度41L)比栅电极14的沟道长方向的最大长度14L大。也就是说，在俯视时，蚀刻阻止膜41的下表面S3在栅电极14的两侧(源/漏电极17A、17B侧)展宽。
该蚀刻阻止膜41上的高电阻膜15与氧化物半导体膜12中的、与蚀刻阻止膜41的下表面S3接触的区域以外的区域接触。也就是说，低电阻区域12C设置在与蚀刻阻止膜41的下表面S3接触的区域以外的部分。另一方面，氧化物半导体膜12的沟道区域12A是在俯视时与栅电极14重叠的区域。在这里，因为蚀刻阻止膜41的下表面S3的沟道长方向的长度41L比栅电极14的沟道长方向的最大长度14L大，所以低电阻区域12C以从沟道区域12A分开的方式设置。因此，与上述晶体管1的说明相同，在晶体管2中，包含在低电阻区域12C的铝等金属不易到达沟道区域12A。因此，可以防止沟道区域12A的低电阻化，可以降低寄生电容。
<应用例>
图11表示具备作为驱动元件的上述晶体管1的显示装置(显示装置5)的截面结构。该显示装置5是有源矩阵型的有机EL(ELectroluminescence)显示装置，分别具有多个晶体管1、和由晶体管1驱动的有机EL元件50A。在图11中，表示一个对应于晶体管1和有机EL元件50A的区域(子像素)。在图11中，虽然表示了具有晶体管1的显示装置5，但是作为晶体管1的替代，显示装置5也可以具备上述晶体管1A、1B、1C、2。
在晶体管1上，隔着平坦化膜19设置有有机EL元件50A。该有机EL元件50A从平坦化膜19侧依次具有第一电极51、像素间绝缘膜52、有机层53和第二电极54，由保护层55密封。在保护层55上，隔着由热固性树脂或紫外线固化树脂构成的粘合层56，贴合有密封基板57。显示装置5可以是将在有机层53中产生的光从基板11侧取出的底部发光型(下面发光方式)，也可以是从密封基板57侧取出的顶部发光型(上面发光方式)。
平坦化膜19以遍及基板11的整个显示区域(后述图12的显示区域60)的方式设置在源/漏电极17A、17B上和层间绝缘膜16上，并且具有连接孔H3。该连接孔H3用于晶体管1的源/漏电极17A与有机EL元件50A的第一电极51的连接。平坦化膜19由例如聚酰亚胺或丙烯酸类树脂构成。
第一电极51以嵌入连接孔H3的方式设置在平坦化膜19上。该第一电极51被设置在每个元件中，例如发挥作为阳极的功能。在显示装置5是底部发光型的情况下，第一电极51由透明导电膜构成，该透明导电膜是由例如氧化铟锡(ITO)、氧化铟锌(IZO)或铟锌氧化物(InZnO)等中的任何一个构成的单层膜或者它们中的多种构成的层叠膜。另一方面，在显示装置5是顶部发光型的情况下，第一电极51由单层膜或多层膜构成，该单层膜由单体金属或合金构成，该多层膜由单体金属或合金层叠而成，该单体金属由反射性金属例如铝、镁(Mg)、钙(Ca)和钠(Na)中的1种构成，该合金包含这些反射性金属中的至少1种。
也可以以与源/漏电极17A的表面(有机EL元件50A侧的表面)接触的方式设置第一电极51。由此，在制造显示装置5时可以省略平坦化膜19、减少工序数。
像素分离膜52与各个元件的发光区域对置、且具有开口，用于确保第一电极51与第二电极54之间的绝缘性、且区划分离各个元件的发光区域。该像素分离膜52由例如聚酰亚胺、丙烯酸树脂或线型酚醛类树脂等感光树脂构成。
有机层53以覆盖像素分离膜52的开口的方式设置。该有机层53包含有机电致发光层(有机EL层)，通过施加驱动电流而发光。有机层53例如从基板11(第一电极51)侧依次具有空穴注入层、空穴传输层、有机EL层和电子传输层，在有机EL层中，发生电子与空穴再结合而发光。有机EL层的构成材料只要是一般的低分子或高分子的有机材料即可，没有特别的限定。可以对每个元件分别涂布例如发出红、绿和蓝色光的有机EL层，或者，也可以在基板11的整个表面上设置发出白色光的有机EL层(例如层叠有红、绿和蓝色的有机EL层)。空穴注入层用于提高空穴注入效率、且防止泄漏，空穴传输层用于提高对有机EL层的空穴输送效率。可以根据需要，设置空穴注入层、空穴传输层或电子传输层等有机EL层以外的层。
第二电极54由金属导电膜构成，例如发挥作为阴极的功能。在显示装置5是底部发光型的情况下，该第二电极54由单层膜或多层膜构成，该单层膜由单体金属或合金构成，该多层膜由单体金属或合金层叠而成，该单体金属由反射性金属例如铝、镁(Mg)、钙(Ca)和钠(Na)中的至少1种构成，该合金包含这些反射性金属中的至少1种。另一方面，在显示装置5是顶部发光型的情况下，第二电极54使用ITO、IZO等透明导电膜。该第二电极54以与第一电极51绝缘的状态、且例如在各个元件上共用的方式设置。
保护层55可以由绝缘材料或导电材料中的任何一个构成。作为绝缘材料，可以列举例如：非晶硅(a-Si)、非晶炭化硅(a-SiC)、非晶氮化硅(a-Si(1-x)Nx)或非晶碳(a-C)等。
密封基板57以隔着晶体管1和有机EL元件50A与基板11对置的方式配置。密封基板57能够使用与上述基板11同样的材料。在显示装置5是顶部发光型的情况下，密封基板57使用透明材料，也可以在密封基板57侧设置彩色滤光片、遮光膜。在显示装置5是底部发光型的情况下，由透明材料构成基板11，例如也可以在基板11侧设置彩色滤光片、遮光膜。
如图12所示，显示装置5具有多个包含这样的有机EL元件50A的像素PXLC，像素PXLC以例如矩阵状配置在基板11上的显示区域60。在显示区域60的周边设置有：作为信号线驱动电路的水平选择器(HSEL)61、作为扫描线驱动电路的写入扫描仪(WSCN)62和作为电源线驱动电路的电源扫描仪63。
在显示区域60中，多根(整数n根)信号线DTL1～DTLn配置在列方向，多根(整数m根)扫描线WSL1～WSLm配置在行方向。在这些信号线DTL与扫描线WSL的各个交叉点上，设置有像素PXLC(对应于R、G、B的像素的任意1个)。各根信号线DTL与水平选择器61电连接，并且从水平选择器61通过信号线DTL向各个像素PXLC供给视频信号。另一方面，各根扫描线WSL与写入扫描仪62电连接，并且从写入扫描仪62通过扫描线WSL向各个像素PXLC供给扫描信号(选择脉冲)。各根电源线DSL与电源扫描仪63连接，并且从电源扫描仪63通过电源线DSL向各个像素PXLC供给电源信号(控制脉冲)。
图13表示像素PXLC的具体电路结构例子。各个像素PXLC具有包含有机EL元件50A的像素电路60A。该像素电路60A是有源型驱动电路，具有：采样晶体管Tr1和驱动晶体管Tr2、电容元件C、以及有机EL元件50A。再有，采样晶体管Tr1和驱动晶体管Tr2中的至少1个相当于上述晶体管1。
采样晶体管Tr1的栅极连接于对应的扫描线WSL，其源极和漏极中的一方连接于对应的信号线DTL，另一方连接于驱动晶体管Tr2的栅极。驱动晶体管Tr2的漏极连接于对应的电源线DSL，其源极连接于有机EL元件50A的阳极。另外，该有机EL元件50A的阴极连接于接地配线5H。再有，该接地配线5H是所有像素PXLC的共同的配线。电容元件C配置在驱动晶体管Tr2的源极与栅极之间。
采样晶体管Tr1通过根据从扫描线WSL供给的扫描信号(选择脉冲)而导通，对从信号线DTL供给的视频信号的信号电位进行采样，并且保持在电容元件C中。驱动晶体管Tr2从被设定为所定的第一电位(未图示)的电源线DSL接受电流的供给，并且根据保持在电容元件C中的信号电位，向有机EL元件50A供给驱动电流。有机EL元件50A通过由该驱动晶体管Tr2供给的驱动电流，以对应于视频信号的信号电位的亮度发光。
在这样的电路结构中，通过根据从扫描线WSL供给的扫描信号(选择脉冲)而采样晶体管Tr1导通，从信号线DTL供给的视频信号的信号电位被采样，并且保持在电容元件C中。另外，从被设定为上述第一电位的电源线DSL向驱动晶体管Tr2供给电流，并且根据保持在电容元件C中的信号电位，向有机EL元件50A(红色、绿色和蓝色的各个有机EL元件)供给驱动电流。于是，各个有机EL元件50A通过供给的驱动电流，以对应于视频信号的信号电位的亮度发光。因此，在显示装置5中，能够根据视频信号进行图像显示。
这样的显示装置5以如下的方式形成。
首先，以如上所述的方式形成晶体管1。接着，通过例如旋涂法、狭缝涂布法，以覆盖层间绝缘膜16、源/漏电极17A和17B的方式，形成由上述材料构成的平坦化膜19，并且在与源电极对置的区域的一部分形成连接孔H3。
接着，在该平坦化膜19上，形成有机EL元件50A。具体地说，在平坦化膜19上，通过例如溅射法，以嵌入连接孔H3的方式形成由上述材料构成的第一电极51，然后通过光刻和蚀刻进行图案化。此后，在第一电极51上形成具有开口的像素分离膜52之后，通过例如真空蒸镀法形成有机层53。接着，在有机层53上，通过例如溅射法形成由上述材料构成的第二电极54。接着，在该第二电极54上通过例如CVD法形成保护层之后，在该保护层上，使用粘合层56贴合密封基板57。由此，制成了图11所示的显示装置5。
在该显示装置5中，如果在对应于例如R、G、B的任何一个的各个像素PXLC上，施加对应于各种颜色的视频信号的驱动电流，那么通过第一电极51和第二电极54，电子和空穴被注入有机层53。这些电子和空穴在包含于有机层53中的有机EL层中分别再结合而发光。这样做，在显示装置5中，能够进行例如R、G、B的全彩图像显示。另外，在该图像显示动作时，通过在电容元件C的一端施加对应于视频信号的电位，对应于视频信号的电荷被积蓄在电容元件C中。
在这里，因为具备降低了寄生电容的晶体管1，所以显示装置5的驱动速度得到提高。
如图14所示，也可以将晶体管1(或者晶体管1A、1B、1C、2)适用于具有液晶显示元件(液晶显示元件60A)的显示装置(显示装置6)。显示装置6在晶体管1的上层具有液晶显示元件60A。
液晶显示元件60A例如在像素电极61E与对向电极62E之间密封有液晶层63C，在像素电极61E和对向电极62E的液晶层63C侧的各个表面，形成有定向膜64A、64B。像素电极61E配设在每个像素上，例如与晶体管1的源/漏电极17A电连接。对向电极62E作为多个像素的共同的电极设置在对向基板65上，例如保持为共用电位。液晶层63C由通过例如VA(Vertical Alignment：垂直定向)模式、TN(Twisted Nematic)模式或IPS(In PlaneSwitching)模式等驱动的液晶构成。
另外，在基板11的下方具备背照灯66，并且在基板11的背照灯66侧和对向基板65上贴合有偏光板67A、67B。
背照灯66是向液晶层63C照射光的光源，包含多个例如LED(Light EmittingDiode)、CCFL(Cold Cathode Fluorescent Lamp)等。该背照灯66由未图示的背照灯驱动单元控制为点灯状态和熄灯状态。
偏光板67A、67B(偏光镜、检偏镜)以例如互相正交偏振的状态配置，因此，使例如来自背照灯66的照明光在没有施加电压的状态(关断状态)下遮断、在施加电压的状态(开通状态)下透过。
该显示装置6与上述显示装置5同样，因为具备降低了寄生电容的晶体管1，所以驱动速度得到提高。
如图15所示，也可以将晶体管1(或者晶体管1A、1B、1C、2)适用于具有电泳型显示元件(电泳型显示元件70A)的显示装置(显示装置7)。显示装置7在晶体管1的上层具有电泳型显示元件70A。
电泳型显示元件70A例如在像素电极71与共同电极72之间密封有显示层73，该显示层73由电泳型显示体构成。像素电极71配设在每个像素上，例如与晶体管1的源/漏电极17A电连接。共同电极72作为多个像素的共同的电极设置在对向基板74上。
该显示装置7与上述显示装置5同样，因为具备降低了寄生电容的晶体管1，所以驱动速度得到提高。
显示装置5、6、7可以应用于以图像或映像的形式显示从外部输入的视频信号或在内部产生的视频信号的所有领域的电子设备。作为电子设备，可以列举例如电视机、数码相机、笔记本个人电脑、手机等移动终端设备或摄像机等。
图16表示应用有上述显示装置5、6、7的电视机的外观。该电视机具有例如包括前面板310和滤光玻璃320的视频显示屏300。该视频显示屏300由上述显示装置5、6、7构成。
虽然上面列举实施方式和变形例说明了本技术，但是本技术不限于这些实施方式等，可以做出各种变化。例如，在上述实施方式等中，虽然举例说明了设置有高电阻膜15的构造，但是也可以在形成低电阻区域12C之后除去该高电阻膜15。但是，如上所述，优选地设置高电阻膜15，因为这样能够稳定地保持晶体管的电气特性。
另外，在上述实施方式等中，虽然对低电阻区域12C设置在从氧化物半导体膜12的表面(上面)沿着厚度方向的一部分的情况进行了说明，但是也可以将低电阻区域12C设置在从氧化物半导体膜12的表面(上面)沿着厚度方向的全体部分。
进一步说，在上述实施方式等中说明的各层的材料和厚度、或者成膜方法和成膜条件等不受限制，也可以使用其他材料和厚度、或者其他成膜方法和成膜条件。
另外，在上述实施方式等中，作为晶体管的应用例，虽然举例说明了显示装置，但是也可以将该晶体管应用于图像检测器等。
再有，本说明书所记载的效果仅仅是例示，并不限定于此，另外也可以有其他效果。
再有，本技术的一种实施方式也可以采用以下结构。
(1)
一种晶体管，其中，具备：
栅电极；
氧化物半导体膜，包含沟道区域和低电阻区域，所述沟道区域与所述栅电极对置，所述低电阻区域具有比所述沟道区域的电阻值低的电阻值；以及
栅极绝缘膜，设置在所述氧化物半导体膜与所述栅电极之间，并且具有更靠近所述氧化物半导体膜的第一面和更靠近所述栅电极的第二面，
所述栅极绝缘膜的所述第一面的沟道长方向的长度比所述栅电极的沟道长方向的最大长度大。
(2)
所述(1)所述的晶体管，其中，
在基板上，依次具有所述氧化物半导体膜、所述栅极绝缘膜和所述栅电极，
所述栅极绝缘膜的所述第一面与所述氧化物半导体膜接触。
(3)
所述(1)或所述(2)所述的晶体管，其中，在所述氧化物半导体膜的所述低电阻区域包含有金属。
(4)
所述(3)所述的晶体管，其中，所述氧化物半导体膜在所述沟道区域与所述低电阻区域之间的邻接所述低电阻区域的位置具有扩散区域。
(5)
所述(4)所述的晶体管，其中，所述扩散区域以比所述低电阻区域的所述金属浓度低的浓度包含所述金属。
(6)
所述(5)所述的晶体管，其中，所述扩散区域的所述金属浓度从靠近所述低电阻区域的位置朝着靠近所述沟道区域的位置趋向变低。
(7)
所述(4)至所述(6)中的任一项所述的晶体管，其中，在所述氧化物半导体膜中的、与所述栅极绝缘膜在俯视时重叠的区域的一部分设置有所述扩散区域。
(8)
所述(1)至所述(7)中的任一项所述的晶体管，其中，进一步具有与所述氧化物半导体膜的所述低电阻区域电连接的源/漏电极。
(9)
所述(1)至所述(8)中的任一项所述的晶体管，其中，进一步具有与所述低电阻区域接触的高电阻膜。
(10)
所述(9)所述的晶体管，其中，所述高电阻膜包含金属氧化物。
(11)
所述(1)至所述(10)中的任一项所述的晶体管，其中，所述氧化物半导体膜包含铟。
(12)
所述(1)至所述(11)中的任一项所述的晶体管，其中，在所述栅极绝缘膜中，所述第二面的沟道长方向的长度比所述第一面的沟道长方向的长度小。
(13)
所述(1)至所述(11)中的任一项所述的晶体管，其中，在所述栅极绝缘膜中，所述第二面的沟道长方向的长度与所述第一面的沟道长方向的长度相等。
(14)
所述(1)至所述(13)中的任一项所述的晶体管，其中，所述栅极绝缘膜具有叠层结构。
(15)
所述(1)至所述(14)中的任一项所述的晶体管，其中，所述栅电极具有锥形形状。
(16)
一种晶体管，其中，具备：
栅电极；以及
氧化物半导体膜，包含沟道区域和低电阻区域，所述沟道区域与所述栅电极对置，所述低电阻区域以从所述沟道区域分开的方式设置、且具有比所述沟道区域的电阻值低的电阻值。
(17)
所述(16)所述的晶体管，其中，
进一步在所述栅电极与所述氧化物半导体膜之间设置栅极绝缘膜，
在基板上，依次具有所述栅电极、所述栅极绝缘膜、所述氧化物半导体膜和蚀刻阻止膜，
所述蚀刻阻止膜中的、更靠近所述氧化物半导体膜的面的沟道长方向的长度比所述栅电极的沟道长方向的最大长度大。
(18)
所述(16)或所述(17)所述的晶体管，其中，所述氧化物半导体膜在所述沟道区域与所述低电阻区域之间的邻接所述低电阻区域的位置具有扩散区域。
(19)
一种显示装置，其中，具备显示元件和驱动所述显示元件的晶体管，
所述晶体管具备：
栅电极；
氧化物半导体膜，包含沟道区域和低电阻区域，所述沟道区域与所述栅电极对置，所述低电阻区域具有比所述沟道区域的电阻值低的电阻值；以及
栅极绝缘膜，设置在所述氧化物半导体膜与所述栅电极之间，并且具有更靠近所述氧化物半导体膜的第一面和更靠近所述栅电极的第二面，
所述栅极绝缘膜的所述第一面的沟道长方向的长度比所述栅电极的沟道长方向的最大长度大。
(20)
一种电子设备，其中，具备显示装置，所述显示装置包含显示元件和驱动所述显示元件的晶体管，
所述晶体管具备：
栅电极；
氧化物半导体膜，包含沟道区域和低电阻区域，所述沟道区域与所述栅电极对置，所述低电阻区域具有比所述沟道区域的电阻值低的电阻值；以及
栅极绝缘膜，设置在所述氧化物半导体膜与所述栅电极之间，并且具有更靠近所述氧化物半导体膜的第一面和更靠近所述栅电极的第二面，
所述栅极绝缘膜的所述第一面的沟道长方向的长度比所述栅电极的沟道长方向的最大长度大。
本公开含有涉及在2014年7月16日在日本专利局提交的日本优先权专利申请JP2014-145809中公开的主旨，其全部内容包括在此，以供参考。
本领域的技术人员应该理解，虽然根据设计要求和其他因素可能出现各种修改、组合、子组合和可替换项，但是它们均包含在附加的权利要求或它的等同物的范围内。

Claims (13)

1.一种晶体管，其中，具备：
栅电极；
氧化物半导体膜，包含沟道区域和低电阻区域，所述沟道区域与所述栅电极对置，所述低电阻区域具有比所述沟道区域的电阻值低的电阻值；以及
栅极绝缘膜，设置在所述氧化物半导体膜与所述栅电极之间，并且具有更靠近所述氧化物半导体膜的第一面和更靠近所述栅电极的第二面，
所述栅极绝缘膜的所述第一面的沟道长方向的长度比所述栅电极的沟道长方向的最大长度大，
其中，在所述氧化物半导体膜的所述低电阻区域包含有金属，所述氧化物半导体膜在所述沟道区域与所述低电阻区域之间的邻接所述低电阻区域的位置具有扩散区域，所述扩散区域以比所述低电阻区域的所述金属浓度低的浓度包含所述金属，所述扩散区域的所述金属浓度从靠近所述低电阻区域的位置朝着靠近所述沟道区域的位置趋向变低，
其中，进一步具有与所述低电阻区域接触的高电阻膜，所述高电阻膜包含金属氧化物。
2.根据权利要求1所述的晶体管，其中，
在基板上，依次具有所述氧化物半导体膜、所述栅极绝缘膜和所述栅电极，
所述栅极绝缘膜的所述第一面与所述氧化物半导体膜接触。
3.根据权利要求1所述的晶体管，其中，在所述氧化物半导体膜中的、与所述栅极绝缘膜在俯视时重叠的区域的一部分设置有所述扩散区域。
4.根据权利要求1所述的晶体管，其中，进一步具有与所述氧化物半导体膜的所述低电阻区域电连接的源/漏电极。
5.根据权利要求1所述的晶体管，其中，所述氧化物半导体膜包含铟。
6.根据权利要求1所述的晶体管，其中，在所述栅极绝缘膜中，所述第二面的沟道长方向的长度比所述第一面的沟道长方向的长度小。
7.根据权利要求1所述的晶体管，其中，在所述栅极绝缘膜中，所述第二面的沟道长方向的长度与所述第一面的沟道长方向的长度相等。
8.根据权利要求1所述的晶体管，其中，所述栅极绝缘膜具有叠层结构。
9.根据权利要求1所述的晶体管，其中，所述栅电极具有锥形形状。
10.一种晶体管，其中，具备：
栅电极；以及
氧化物半导体膜，包含沟道区域和低电阻区域，所述沟道区域与所述栅电极对置，所述低电阻区域以从所述沟道区域分开的方式设置、且具有比所述沟道区域的电阻值低的电阻值，
其中，在所述氧化物半导体膜的所述低电阻区域包含有金属，所述氧化物半导体膜在所述沟道区域与所述低电阻区域之间的邻接所述低电阻区域的位置具有扩散区域，所述扩散区域以比所述低电阻区域的所述金属浓度低的浓度包含所述金属，所述扩散区域的所述金属浓度从靠近所述低电阻区域的位置朝着靠近所述沟道区域的位置趋向变低，
其中，进一步具有与所述低电阻区域接触的高电阻膜，所述高电阻膜包含金属氧化物。
11.根据权利要求10所述的晶体管，其中，
进一步在所述栅电极与所述氧化物半导体膜之间设置栅极绝缘膜，
在基板上，依次具有所述栅电极、所述栅极绝缘膜、所述氧化物半导体膜和蚀刻阻止膜，
所述蚀刻阻止膜中的、更靠近所述氧化物半导体膜的面的沟道长方向的长度比所述栅电极的沟道长方向的最大长度大。
12.一种显示装置，其中，具备显示元件和驱动所述显示元件的晶体管，
所述晶体管具备：
栅电极；
氧化物半导体膜，包含沟道区域和低电阻区域，所述沟道区域与所述栅电极对置，所述低电阻区域具有比所述沟道区域的电阻值低的电阻值；以及
栅极绝缘膜，设置在所述氧化物半导体膜与所述栅电极之间，并且具有更靠近所述氧化物半导体膜的第一面和更靠近所述栅电极的第二面，
所述栅极绝缘膜的所述第一面的沟道长方向的长度比所述栅电极的沟道长方向的最大长度大，
其中，在所述氧化物半导体膜的所述低电阻区域包含有金属，所述氧化物半导体膜在所述沟道区域与所述低电阻区域之间的邻接所述低电阻区域的位置具有扩散区域，所述扩散区域以比所述低电阻区域的所述金属浓度低的浓度包含所述金属，所述扩散区域的所述金属浓度从靠近所述低电阻区域的位置朝着靠近所述沟道区域的位置趋向变低，
其中，进一步具有与所述低电阻区域接触的高电阻膜，所述高电阻膜包含金属氧化物。
13.一种电子设备，其中，具备显示装置，所述显示装置包含显示元件和驱动所述显示元件的晶体管，
所述晶体管具备：
栅电极；
氧化物半导体膜，包含沟道区域和低电阻区域，所述沟道区域与所述栅电极对置，所述低电阻区域具有比所述沟道区域的电阻值低的电阻值；以及
栅极绝缘膜，设置在所述氧化物半导体膜与所述栅电极之间，并且具有更靠近所述氧化物半导体膜的第一面和更靠近所述栅电极的第二面，
所述栅极绝缘膜的所述第一面的沟道长方向的长度比所述栅电极的沟道长方向的最大长度大，
其中，在所述氧化物半导体膜的所述低电阻区域包含有金属，所述氧化物半导体膜在所述沟道区域与所述低电阻区域之间的邻接所述低电阻区域的位置具有扩散区域，所述扩散区域以比所述低电阻区域的所述金属浓度低的浓度包含所述金属，所述扩散区域的所述金属浓度从靠近所述低电阻区域的位置朝着靠近所述沟道区域的位置趋向变低，
其中，进一步具有与所述低电阻区域接触的高电阻膜，所述高电阻膜包含金属氧化物。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190081076A1 (en) * 2016-03-04 2019-03-14 Sharp Kabushiki Kaisha Thin film transistor substrate and display panel
US11532497B2 (en) 2016-06-07 2022-12-20 Applied Materials, Inc. High power electrostatic chuck design with radio frequency coupling
CN106057828A (zh) * 2016-08-12 2016-10-26 京东方科技集团股份有限公司 一种基板及其制备方法、显示面板
CN106340457A (zh) * 2016-09-30 2017-01-18 京东方科技集团股份有限公司 薄膜晶体管及制作方法、显示面板
JP6793035B2 (ja) * 2016-12-28 2020-12-02 ルネサスエレクトロニクス株式会社 記憶素子の動作シミュレーション方法
CN107195583B (zh) * 2017-05-02 2019-08-02 深圳市华星光电技术有限公司 一种oled显示面板及其制备方法
CN107623040A (zh) * 2017-09-05 2018-01-23 华南理工大学 一种铟镓锌氧化物薄膜晶体管及其制造方法
JP2019049595A (ja) * 2017-09-08 2019-03-28 株式会社Ｊｏｌｅｄ 表示装置
US10529749B2 (en) * 2017-09-30 2020-01-07 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Manufacturing method for thin film transistor array substrate
KR20210088564A (ko) * 2018-11-02 2021-07-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102666776B1 (ko) * 2019-05-10 2024-05-21 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 표시 장치의 제조 방법 및 박막 트랜지스터 기판
GB2610886B (en) * 2019-08-21 2023-09-13 Pragmatic Printing Ltd Resistor geometry
JP7356899B2 (ja) * 2019-12-26 2023-10-05 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 液晶光偏向素子及び液晶光偏向素子の製造方法
CN112002763A (zh) * 2020-08-10 2020-11-27 深圳市华星光电半导体显示技术有限公司 一种tft基板及其制造方法、显示面板
KR20220048250A (ko) * 2020-10-12 2022-04-19 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이를 포함하는 표시장치
CN113437018B (zh) * 2021-06-02 2023-02-24 深圳市华星光电半导体显示技术有限公司 阵列基板的制造方法、阵列基板以及显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012151460A (ja) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2013048217A (ja) * 2011-07-22 2013-03-07 Semiconductor Energy Lab Co Ltd 酸化物半導体膜の処理方法および半導体装置の作製方法
JP2013219336A (ja) * 2012-03-14 2013-10-24 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2014123670A (ja) * 2012-12-21 2014-07-03 Panasonic Corp 薄膜トランジスタおよびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3437863B2 (ja) * 1993-01-18 2003-08-18 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
TW367564B (en) * 1995-09-25 1999-08-21 Toshiba Corp Forming method for polycrystalline silicon, thin film transistor containing the polycrystalline silicon and manufacturing method thereof, and the liquid crystal display containing the thin film transistor
JPH1079513A (ja) * 1996-09-05 1998-03-24 Toshiba Electron Eng Corp 薄膜トランジスタ装置およびその製造方法
JPH11354800A (ja) * 1998-06-04 1999-12-24 Hitachi Ltd 薄膜トランジスタ及びその形成方法並びに液晶表示装置
EP1890322A3 (en) * 2006-08-15 2012-02-15 Kovio, Inc. Printed dopant layers
JP5704790B2 (ja) * 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
JP5708910B2 (ja) * 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2012015436A (ja) * 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
US9490372B2 (en) * 2011-01-21 2016-11-08 Semiconductor Components Industries, Llc Method of forming a semiconductor device termination and structure therefor
JP6111398B2 (ja) * 2011-12-20 2017-04-12 株式会社Ｊｏｌｅｄ 表示装置および電子機器
US9040981B2 (en) * 2012-01-20 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6142136B2 (ja) * 2012-02-28 2017-06-07 株式会社Ｊｏｌｅｄ トランジスタの製造方法、表示装置の製造方法および電子機器の製造方法
CN102646632B (zh) * 2012-03-08 2014-04-02 京东方科技集团股份有限公司 阵列基板及其制作方法和显示装置
CN203085533U (zh) * 2012-10-26 2013-07-24 京东方科技集团股份有限公司 阵列基板和显示装置
JP2015038925A (ja) * 2013-08-19 2015-02-26 株式会社東芝 半導体装置
US10361290B2 (en) * 2014-03-14 2019-07-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising adding oxygen to buffer film and insulating film

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012151460A (ja) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2013048217A (ja) * 2011-07-22 2013-03-07 Semiconductor Energy Lab Co Ltd 酸化物半導体膜の処理方法および半導体装置の作製方法
JP2013219336A (ja) * 2012-03-14 2013-10-24 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2014123670A (ja) * 2012-12-21 2014-07-03 Panasonic Corp 薄膜トランジスタおよびその製造方法

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