CN106465545B - 半导体器件和用于通过动态通孔剪切进行的板式封装的自适性图案化方法 - Google Patents

半导体器件和用于通过动态通孔剪切进行的板式封装的自适性图案化方法 Download PDF

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Abstract

本发明描述了一种半导体器件，以及通过动态通孔剪切而进行的用于板式封装的自适性图案化的方法。可形成面板，所述面板包括围绕多个半导体裸片设置的包封材料。可测量所述面板内的所述多个半导体裸片各自的实际位置。可形成重分布导电层(RDL)，所述重分布导电层包括与所述多个半导体裸片各自的所述实际位置对准的第一捕获焊盘。可形成多个第二捕获焊盘，所述多个第二捕获焊盘至少部分地设置在所述第一捕获焊盘上，且与所述多个半导体封装件各自的封装轮廓对准。可调整多个导电通孔的标称占位面积，以弥补每个半导体裸片与其对应封装轮廓之间的未对准。

Description

半导体器件和用于通过动态通孔剪切进行的板式封装的自适 性图案化方法
技术领域
本公开总体涉及半导体器件，并且更具体地讲，涉及用于包括动态剪切后的通孔的嵌入式半导体裸片封装件的板式封装的自适性图案化。
背景技术
半导体器件普遍存在于现代电子产品中。半导体器件在电子部件的数量和密度方面有差别。分立半导体器件一般包含一种类型的电子部件，例如发光二极管(LED)、小信号晶体管、电阻器、电容器、电感器以及功率金属氧化物半导体场效应晶体管(MOSFET)。集成半导体器件通常包含几百到几百万个电子部件。集成半导体器件的实例包括微控制器、微处理器、电荷耦合器件(CCD)、太阳能电池以及数字微镜器件(DMD)。
半导体器件执行宽泛范围的功能，诸如信号处理、高速计算、发射和接收电磁信号、控制电子设备、将太阳光转换成电力以及为电视显示器创建视觉投影。半导体器件存在于娱乐、通信、功率变换、网络、计算机和消费品的领域中。半导体器件也存在于军事应用、航空、汽车、工业控制器和办公设备中。
半导体器件充分利用半导体材料的电气性质。半导体材料的原子结构允许通过施加电场或基极电流或者通过掺杂工艺来操纵其电导率。掺杂的步骤将杂质引入到半导体材料中以操纵和控制半导体器件的电导率。
半导体器件包含有源和无源电气结构。包括双极型和场效应晶体管的有源结构控制电流的流动。通过改变掺杂水平和电场或基极电流的施加，晶体管促进或限制电流的流动。包括电阻器、电容器和电感器的无源结构产生执行各种电气功能所必需的电压与电流之间的关系。无源和有源结构被电连接以形成电路，所述电路使半导体器件能够执行高速计算和其他有用功能。
半导体器件一般是使用两个复杂的制造工艺(即，前端制造和后端制造)进行制造，每个制造工艺可能涉及几百个步骤。前端制造涉及在半导体晶圆的表面上形成多个半导体裸片。每个半导体裸片通常完全相同并且包含通过电连接有源和无源部件而形成的电路。后端制造涉及从成品晶片中分割单独的半导体芯片以及封装该芯片以提供结构支承和环境隔离。如本文所用的术语“半导体裸片”指代单数和复数两者形式的词，并且因此可以指代单个半导体器件和多个半导体器件两者。
半导体制造的一个目标是产生更小的半导体器件。更小的器件通常消耗更少的功率，具有更高的性能，并且可以被更高效地生产。另外，更小的半导体器件具有更小的占位面积，这对于更小的终端产品而言是所期望的。更小的半导体裸片大小可以通过前端工艺改进来实现，从而使得半导体裸片具有更小的、更高密度的有源和无源部件。后端工艺可以通过电互连和封装材料的改进而导致具有更小的占位面积的半导体器件封装。
更有效地生产封装的半导体器件的后端处理的一种方法是使用板式封装，其中许多半导体芯片形成到面板中并且在重组晶片或面板的水平下被同时处理。板式封装可在后端制造中用于形成嵌入式裸片封装件。用于封装半导体芯片的一种形式的板式封装是FOWLP。FOWLP涉及将多个半导体芯片“面朝下”放置或使半导体芯片的有源表面面向临时载体或基板，诸如临时胶带载体。半导体芯片和基板或载体通过密封剂(诸如环氧模塑化合物)使用例如压缩模塑工艺包覆模塑。在模塑后，移除载体胶带，以暴露一起形成为重组晶片的多个半导体芯片的有源表面。随后，在重组晶圆或面板的顶部形成晶圆级芯片规模封装(WLCSP)堆积互连结构，该结构通常包括再分布层(RDL)。然后，在堆积互连结构上方形成导电凸块作为球栅阵列(BGA)，BGA附接到重组晶片。在形成BGA后，分割重组晶片以形成单独的半导体器件或封装。有时，半导体芯片在安装到基板的过程中被移位并且也在包覆模塑过程期间被移位。半导体芯片的移位(包括半导体芯片的旋转)可能导致有缺陷的半导体封装，所述有缺陷的半导体封装降低封装质量和可靠性并且还增加封装成品率损失。
允许形成嵌入式裸片封装件的后端制造的另一个领域是将半导体裸片嵌入基板中，诸如印刷电路板(PCB)式结构或印刷线路板面板中，其中将所述半导体裸片嵌入多层基板的内层中。嵌入式半导体裸片封装件可通过将薄化半导体裸片和内埋半导体裸片引入到基板的内层中而形成。半导体裸片可被内埋在基板内层内的腔体中，并且还可添加到基板内层的表面，之后可使用堆积技术来构建板夹层，所述板夹层的层设置在所述半导体裸片的上方和下方。将半导体裸片包括在基板内可支持这样的行业需要：减小占位面积并改善信号性能，同时推行三维(3D)封装作为封装集成的一部分的概念。
发明内容
因此，在一个方面，本发明是一种制备半导体器件的方法，所述方法可包括形成面板，所述面板包括围绕多个半导体裸片设置的包封材料。可测量所述面板内的所述多个半导体裸片各自的实际位置。可形成导电RDL，所述导电RDL包括与所述多个半导体裸片各自的实际位置对准的第一捕获焊盘。可形成多个第二捕获焊盘，所述多个第二捕获焊盘至少部分地设置在所述第一捕获焊盘上，且与所述多个半导体封装件各自的封装轮廓对准。可调整多个导电通孔的标称占位面积，以弥补每个半导体裸片与其对应封装轮廓之间的未对准，并将所述多个导电通孔中的每一者连接到所述多个第一捕获焊盘之一和所述第二捕获焊盘之一。
制备所述半导体器件的方法还可包括将所述多个第一捕获焊盘形成为多个RDL捕获焊盘。所述多个第二捕获焊盘可形成为多个凸块下金属化(UBM)焊盘或从所述RDL捕获焊盘偏离的岸面栅格阵列(LGA)焊盘。所述多个导电通孔的标称占位面积可从与RDL捕获焊盘的形状基本上等同的形状调整为与重叠区域的形状基本上等同的修改后形状，所述重叠区域由所述RDL捕获焊盘的占位面积和UBM焊盘的占位面积共用的占位面积限定。所述方法还可包括调整重叠区域的尺寸，以使得重叠区域的尺寸与每个半导体裸片与其对应封装轮廓之间的未对准度成反比。所述方法还可包括调整所述重叠区域的尺寸，以使得重叠区域的尺寸与距每个半导体裸片中心的距离成反比。所述方法还可包括形成所述导电RDL，所述导电RDL包括与所述第一捕获焊盘相对的端，该端联接至所述多个半导体裸片之一的铜柱或捕获焊盘。所述方法还可包括形成所述多个半导体裸片中的第一半导体裸片的导电通孔的形状或尺寸，其不同于所述多个半导体裸片中的第二半导体裸片的导电通孔的形状或尺寸。所述方法还可包括使所述多个导电通孔形成为不延伸到所述第一捕获焊盘或所述第二捕获焊盘的占位面积之外。所述方法还可包括限定最小通孔面积并使所述多个导电通孔各自形成为具有面积大于最小通孔面积的占位面积。所述方法还可包括最小面积，所述最小面积限定每个半导体裸片与其对应封装轮廓之间的最大未对准度。
在另一方面，本发明是这样的方法：提供半导体裸片；形成第一导电层，该第一导电层具有相对于所述半导体裸片的固定位置；形成第二导电层，该第二导电层具有相对于所述半导体裸片的可变位置；以及形成导电通孔，该导电通孔具有调整后的尺寸或形状，联接至所述第一导电层和所述第二导电层。
所述方法还可包括形成这样的第一导电层，该第一导电层包括与所述半导体裸片的实际位置对准的一部分。所述第二导电层可形成为包括与半导体封装件的封装轮廓对准且至少部分地设置在与所述半导体裸片的实际位置对准的所述第一导电层部分上方的一部分。可调所述整导电通孔的尺寸或形状，以考虑所述第一导电层的所述部分与所述第二导电层的所述部分之间的未对准。所述方法还可包括调整所述导电通孔的尺寸，以使得所述导电通孔的尺寸与所述第一导电层的所述部分和所述第二导电层的所述部分之间的未对准度成反比。所述方法还可包括调整所述导电通孔的尺寸，以使得所述导电通孔的尺寸与距半导体裸片中心的距离成反比。所述方法还可包括：将所述第一导电层的所述部分形成为RDL捕获焊盘；将所述第二导电层的所述部分形成为UBM或LGA焊盘；以及将所述第一导电层的所述部分的尺寸或形状从与所述RDL捕获焊盘的形状基本上等同的形状调整为与重叠区域的形状基本上等同的修改后形状，所述重叠区域由所述RDL捕获焊盘的占位面积和所述UBM焊盘的占位面积共用的占位面积限定。所述方法还可包括形成联接至所述半导体裸片的铜柱。所述方法还可包括使所述导电通孔形成为不延伸到所述第一导电层和所述第二导电层的占位面积之外。所述方法还可包括使所述导电通孔形成为具有面积大于最小通孔面积的占位面积。所述方法还可包括最小面积，所述最小面积限定所述半导体裸片的最大未对准度。
在另一方面，本发明是一种制备半导体器件的方法，其可包括：提供半导体裸片，该半导体裸片具有不同于标称对准的实际对准；调整导电通孔的标称尺寸或形状，以提供修改后通孔的尺寸和形状；以及基于所述半导体裸片的标称对准而形成联接至所述半导体裸片的修改后通孔。
所述方法还可包括：形成与所述半导体裸片的实际对准对准的导电RDL；形成与半导体封装件的封装轮廓对准的UBM焊盘或LGA焊盘；以及调整导电通孔的标称尺寸或形状，以弥补所述半导体裸片与所述封装轮廓之间的未对准。所述方法还可包括调整所述导电通孔的标称尺寸，以使得修改后通孔的尺寸与所述半导体裸片和所述封装轮廓之间的未对准度成反比。所述方法还可包括调整所述导电通孔的标称尺寸，以使得修改后通孔的尺寸与距半导体裸片中心的距离成反比。所述方法还可包括形成修改后通孔，所述修改后通孔包括与重叠区域的形状基本上等同的形状，所述重叠区域由RDL捕获焊盘的占位面积和UBM焊盘的占位面积共用的占位面积限定。所述方法还可包括使所述修改后通孔形成为不延伸到RDL捕获焊盘或UBM焊盘的占位面积之外。所述方法还可包括使所述标称通孔形成为具有面积大于最小面积的占位面积。所述方法还可包括最小面积，所述最小面积限定所述半导体裸片与封装轮廓之间的最大未对准度。
从说明书和附图以及权利要求书来看，上述和其他方面、特征和优点对于本领域的普通技术人员将是显而易见的。
附图说明
图1A至图1C示出根据本公开的实施例的用于半导体封装件或嵌入式裸片封装件中的多个半导体裸片。
图2A至图2K示出一种形成包括自适性图案化导电通孔的半导体封装件或嵌入式裸片封装件的方法的视图。
图3示出包括自适性图案化导电通孔的半导体封装件的实施例的横截面侧视图。
图4示出包括自适性图案化导电通孔的半导体封装件的另一个实施例的横截面侧视图。
图5示出包括自适性图案化导电通孔的半导体封装件的另一个实施例的横截面侧视图。
图6示出设置在基板内的半导体封装件的另一个实施例的横截面侧视图。
具体实施方式
本公开包括在以下参考附图的说明书中的一个或多个实施例，其中类似的数字表示相同或相似的元件。本领域技术人员应当理解，本说明书旨在涵盖替代形式、修改形式和等同方式，这些替代形式、修改形式和等同方式可以包括在由随后的公开及附图所支持的所附权利要求及其等同方式所限定的本公开的精神和范围之内。
在以下描述中，陈述了许多特定细节，诸如特定配置、组合物和工艺等，以便提供对本公开的全面理解。在其他实例中，尚未特别详细地描述众所周知的工艺和制造技术，以免不必要地混淆本公开。此外，附图中所示的各种实施例是示例性的表示，并且未必按比例绘制。
如本文所使用的术语“在。。。上方”、“在。。。之间”、“在。。。上”是指一层相对于其他层的相对位置。沉积或布置在另一层上方或下方的一层可以直接与该另一层接触或可以具有一个或多个中间层。沉积或布置在层间的一层可直接与该层接触或可具有一个或多个中间层。相比而言，在第二层“上”的第一层与该第二层接触。
半导体器件一般是使用两个复杂的制造工艺(即，前端制造和后端制造)进行制造。前端制造涉及在半导体晶圆的表面上形成多个裸片。晶圆上的每个裸片包含有源和无源电子部件，这些电子部件电连接而形成功能电路。有源电子部件，诸如晶体管和二极管，具有控制电流流动的能力。无源电子部件，诸如电容器、电感器、电阻器和变压器，产生在执行电路功能所必需的电压和电流间的关系。
无源和有源部件在半导体晶圆表面上通过一系列工艺步骤，包括掺杂、沉积、光刻、蚀刻和平坦化而被形成。通过诸如离子注入或热扩散的技术，掺杂向半导体材料中引入杂质。在有源器件中，掺杂工艺修改半导体材料的电导率，从而将半导体材料转换成绝缘体、导体或响应于电场或基极电流来动态改变半导体材料电导率。晶体管包含掺杂的类型和程度有所不同的区域，所述区域按需要布置以使晶体管能在施加有电场或基极电流时提升或限制电流的流动。
由具有不同电性质的材料的层来形成有源和无源部件。可以通过部分地由被沉积材料的类型所确定的各种沉积技术来形成这些层。例如，薄膜沉积可涉及化学气相沉积(CVD)、物理气相沉积(PVD)、电解电镀和无电镀工艺。一般将每一层图案化以形成有源部件、无源部件或部件间的电连接的部分。
这些层可使用光刻法来图案化。图案化是基本的操作，通过其来去除半导体晶圆表面上的顶层的部分。可使用光刻法、光掩模、掩模、氧化物或金属去除、照相和模板印制、以及显微光刻法来去除半导体晶圆的部分。光刻法包括在中间掩模(reticle)或光掩模中形成图案、以及将图案转移到待图案化的层诸如半导体晶圆的表面层中。在两步工艺中光刻法在半导体晶圆的表面上形成有源和无源部件的水平尺寸。首先，在中间掩模或光掩模上的图案被转移到光致抗蚀剂层中。光致抗蚀剂是感光材料，该感光材料在暴露于光时会经历结构和性质上的改变。改变光致抗蚀剂的结构和性质的工艺作为负性作用光致抗蚀剂或正性作用光致抗蚀剂而发生。其次，光致抗蚀剂层被转移到晶圆表面中。该转移发生在蚀刻去除半导体晶圆顶层未被光致抗蚀剂所覆盖的部分时。或者，将一些类型的材料通过直接向区域或空隙中沉积材料来图案化，该区域或空隙由光致抗蚀剂形成，或由使用诸如无电镀和电解电镀的技术的先前的沉积/蚀刻工艺形成。光致抗蚀剂的化学性质是使得光致抗蚀剂在半导体晶圆顶层未被光致抗蚀剂所覆盖的部分被去除或通过电镀添加的同时保持基本上完整且抵抗由化学蚀刻溶液或电镀化学品进行去除。根据使用的特定抗蚀剂和期望的结果，可以修改成形、曝光和去除光致抗蚀剂的工艺，以及去除半导体晶圆的一部分或添加到晶圆的一部分的工艺。
在负性作用光致抗蚀剂中，光致抗蚀剂被暴露于光并且在称为聚合作用的工艺中从可溶状况改变为不可溶状况。在聚合作用中，未聚合材料被暴露于光或能量源并且聚合物形成抗蚀刻的交联材料。在大多数负性抗蚀剂中，聚合物是聚异戊二烯。用化学溶剂或显影剂去除可溶部分(即未暴露于光的部分)在抗蚀剂层中留下与中间掩模上的不透明图案相对应的孔。图案存在于不透明区域中的掩模被称为亮场(clear-field)掩模。
在正向作用光致抗蚀剂中，光致抗蚀剂被暴露于光下并且在称为光溶液化的工艺中从相对不可溶状况改变为更加可溶状况。在光溶液化中，相对不可溶抗蚀剂被暴露于适当的光能量且被转化为更可溶状态。抗蚀剂的光溶液化部分可由显影工艺中的溶剂所去除。基本的正性光致抗蚀剂聚合物是苯酚-甲醛聚合物，也称为苯酚-甲醛酚醛清漆树脂。用化学溶剂或显影剂去除可溶部分(即暴露于光的部分)在抗蚀剂层中留下与中间掩模上的透明图案相对应的孔。图案存在于透明区域中的掩模被称为暗场(dark-field)掩模。
在去除半导体晶圆未被光致抗蚀剂所覆盖的顶部后，去除光致抗蚀剂的其余部分，留下图案化的层。
或者，当待图案化的材料自身具有感光性时，可在不使用光致抗蚀剂的情况下完成光刻法。在这种情况下，使用旋涂、层合或其他合适的沉积技术将感光材料涂覆在器件表面上。然后在通常称为暴露的操作中，使用光将图案从光掩模转移到感光材料。在一个实施例中，使用溶剂将感光材料中受光影响的部分去除或显影，从而暴露下伏层的部分。或者，在另一个实施例中，使用溶剂将感光材料中未受光影响的部分去除或显影，从而暴露下伏层的部分。感光膜的剩余部分可变成器件结构的永久部分。
在现有的图案上沉积材料的薄膜可以增大下伏图案并建立不均匀平坦的表面。产生更小和更密集包装的有源和无源部件需要均匀平坦的表面。平坦化可被用来从晶圆表面去除材料和产生均匀平坦的表面。平坦化涉及用抛光垫来抛光晶圆表面。研磨材料和腐蚀性化学品在抛光期间被添加到晶圆表面。或者，使用机械研磨而不使用腐蚀性化学品来进行平坦化。在一些实施例中，通过使用带式磨床、标准晶圆背面研磨机、平面精研机或其他类似机器来实现纯机械研磨。磨料的机械作用和化学品的腐蚀作用相组合，去除任何不规则的形貌，从而得到均匀平坦的表面。
后端制造涉及将成品晶圆切割或切单处理成单独半导体裸片，然后封装半导体裸片以用于结构支撑和环境隔离。为了切单处理半导体裸片，可沿着称为锯道或划线的晶圆的非功能区切割晶圆。使用激光切割工具或锯条来切单处理晶圆。在切单后，将单独半导体裸片安装到包括用于与其他***部件互连的引脚或接触焊盘的封装基板。半导体裸片上形成的接触焊盘然后被连接到封装中的接触焊盘。可用焊料凸块、柱形凸块、导电浆料、再分布层或丝焊实现电连接。将密封剂或其他模制材料沉积在封装上以提供物理支撑和电隔离。然后将成品封装***到电学***中且使半导体器件的功能性对于其他***部件是可用的。
电学***可以是使用半导体器件来执行一个或多个电学功能的独立***。或者，电学***可以是更大***的子部件。例如，电学***可以是蜂窝电话、个人数字助理(PDA)、数字视频相机(DVC)或其他电子通信设备的一部分。或者，电学***可以是显卡、网络接口卡或可以***计算机的其他信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路(ASIC)、逻辑电路、模拟电路、RF电路、分立器件或其他半导体裸片或电子部件。为了使产品被市场所接受，小型化和轻量化是必要的。半导体器件间的距离必须被减小以实现更高的密度。
通过在单基板上组合一个或多个半导体封装，制造商可将预制部件结合到电子器件和***中。因为半导体封装包括复杂的功能，可以使用更廉价的部件和流水线制造工艺来制造电子器件。所得到的器件不太可能出故障并且是更廉价制造的，从而降低了消费者的成本。
在以下讨论中，参照单芯片FOWLP的形成来描述某些实施例，但是本公开的实施例不限于此。本公开的实施例可以用于任何板式封装应用，包括单裸片应用、多裸片模块、嵌入印刷线路板或PCB的裸片、模块内裸片和无源部件的某种组合，或者模块内器件单元和另外的部件的某种组合。在一个方面，本公开的实施例可以消除或降低因拼板过程中器件单元或其他部件的未对准而导致的封装或模块组合件的成品率损失。在另一方面，本公开的实施例可以维持与封装或模块轮廓一致，并且不需要改变UBM焊盘或BGA球的位置。在最终产品中可以始终实现保持与封装或模块轮廓吻合，例如，作为最终产品封装、测试用插座等。在另一方面，本公开的实施例可允许在器件单元上的接合焊盘开口更小。
图1A示出具有用于结构支承的基底基板材料22(诸如但不限于硅、锗、砷化镓、磷化铟或碳化硅)的半导体晶圆20的平面图。多个半导体芯片或部件24形成在晶片20上，被稳定的、芯片间的晶片区域或划片街区26分开，如上所述。划片街区26提供切割区域以将半导体晶片20分割成单独的半导体芯片24。
图1B示出先前在图1A的平面图中所示的半导体晶圆20的一部分的截面图。每个半导体芯片24具有背面或背表面28和与背面相反的有源表面30。有源表面30包含模拟或数字电路，所述电路以根据半导体裸片的电气设计和功能形成在裸片内并且电互连的有源器件、无源器件、导电层和介质层的形式实现。例如，电路可以包括一个或多个晶体管、二极管和形成在有源表面30内的其他电路元件以实施模拟电路或数字电路，诸如DSP、ASIC、存储器或其他信号处理电路。半导体芯片24也可以包含用于RF信号处理的集成无源器件(IPD)，诸如电感器、电容器和电阻器。
使用PVD、CVD、电解电镀、无电极电镀工艺或其他合适的金属沉积工艺在有源表面30上方形成导电层32。导电层32可以是一层或多层铝(Al)、铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)或其他合适的导电材料。导电层32操作为电连接到有源表面30上的电路的接触焊盘或接合焊盘。导电层32可形成为距半导体裸片24的边缘第一距离并排设置的接触焊盘，如图1B中所示。或者，导电层32可以形成为接触焊盘，所述接触焊盘以多行偏移从而使得第一行接触焊盘被布置成离芯片的边缘为第一距离，并且与第一行交替的第二行接触焊盘被布置成离芯片的边缘为第二距离。在另一个实施例中，导电层32可形成为以阵列形式设置在半导体裸片24的整个表面区域上的接触焊盘。接触焊盘的完整阵列可根据半导体裸片的结构和设计以规则或不规则的图案形成在半导体裸片24的整个表面上。类似地，所述接触焊盘的尺寸、形状或取向也可相对于彼此不规则，并且可包括一段导电材料，该导电材料在半导体裸片24的整个有源表面30上横向地路由信号。
在图1C中，半导体晶圆20经受使用研磨机34进行的可选研磨操作，以使半导体晶圆表面平面化并减缩所述半导体晶圆的厚度。化学蚀刻也可以用于移除半导体晶片20以及使其平坦化。使用锯条或激光切割工具35，通过划片街区26，将半导体晶片20分割成单独的半导体芯片24。
图2A示出包含用于结构支承的临时或牺牲性基底材料(诸如硅、聚合物、不锈钢或其他合适的低成本刚性材料)的载体或基板36。可选界面层或双面胶带38作为临时粘接膜或蚀刻停止层形成在载体36上方。或者，界面层38可充当粘结剂粘结膜层，而且被并入完成的半导体封装件内作为永久膜，所述永久膜的一部分与半导体裸片23保持接触，并且所述永久膜的一部分可从接触焊盘32上移除。在一个实施例中，载体36可以是包括开放中心部分的环状膜框架，其在胶带38的周边支承该胶带。或者，如图2A和图2B所示，载体36可以是无开放中心区域的平板，其在载体36的整个上表面上支承胶带38。许多基准对准标记39可布置在基板36或界面层38上方或者附接到该基板或该界面层。或者，基板36或界面层38的一部分被移除或标记以形成基准39。在其他情况下，可识别对准位置并将其保持作为基板36与用于处理基板的机器或加工设备之间的关系。基准39允许相对于半导体芯片24的后续安装进行基板36的取向和处理。
图2A还示出图1C的半导体裸片24面朝下安装到载体36和界面层38，其中背面28背离基板取向，而有源表面30朝向载体取向。可使用取放操作或其他合适的操作将半导体裸片24放置在载体36上方。当半导体裸片24以有源表面朝向载体取向的方式安装时，粘合剂可任选地设置在半导体裸片24的有源表面30与载体36之间。半导体裸片24还可直接安装到界面层或支承胶带38而不使用任选的粘合剂。
在另一个实施例中，图1C的半导体裸片24可面朝上安装到载体36和界面层38，其中背面28朝向基板取向，而有源表面30背离载体取向。可使用取放操作或其他合适的操作将半导体裸片24放置在载体36上方。在半导体裸片被放置在载体36或界面层38上方之前，当电互连件(诸如由铜或其他合适的导电材料制成的柱子)形成在半导体裸片24上方且连接至接触焊盘32时，以面朝上构型安装半导体裸片24可为有利的。然而，在联接到电互连件诸如导电柱时，半导体裸片24还可以面朝下构型安装。当半导体裸片24以面朝上构型安装时，粘合剂可在半导体裸片以背面28朝向载体取向的方式安装时，任选地设置在半导体裸片的背面28与载体36之间。任选的粘合剂可以是热环氧树脂、环氧树脂、B级环氧膜、紫外线(UV)B级膜与任选的丙烯酸类聚合物，或者其他合适的材料。在一个实施例中，任选的粘合剂可在半导体裸片24安装在载体36上方之前设置在背面28上方。或者，任选的粘合剂可在将半导体裸片安装到载体之前被设置在载体36上。在其他实施例中，半导体裸片24直接安装到界面层或支承胶带38而不使用任选的粘合剂。
根据半导体芯片的标称或预定的位置和间距相对于基准39来定位半导体芯片24。基准39可在载体36的上表面中或者在基板36的上表面与胶带38的上表面之间形成为凹陷或突出。基准39充当识别标记，用于定位或测量(或二者)联接至或设置在载体上的多个对象的位置。为每个半导体裸片24选择的标称位置被确定为有利于形成每个半导体裸片24的半导体封装件或嵌入式裸片封装件的标称或预定的面板设计的一部分。标称面板设计为形成每个半导体裸片24的扇出堆积互连结构以及最终半导体封装件中的分割提供足够的空间。因此，图2A示出在如从基准39测量的参考点R1处将第一半导体裸片24a安装或布置在基板36上方，所述参考点对应于标称面板设计内的第一半导体裸片的位置。类似地，在如从一个或多个基准39测量的参考点R2处将第二半导体裸片24b安装或设置在基板36上方，所述参考点对应于标称面板设计内的第二半导体裸片的位置。虽然为方便起见将参考点R1和R2称为“点”，但参考点R1和R2实际上可包括两个或更多个点或在至少两个维度上传送信息的单个特征、形状或元素。
半导体裸片24被安装到载体36，使得该半导体裸片在被安装在载体36上方时通过空间或间隙40分开，所述载体为互连结构提供区域作为WLCSP(诸如随后形成的扇出互连结构)的一部分。间隙40的尺寸包括足够用于在随后形成的半导体封装件内可选地安装半导体器件或部件的区域。
图2B示出使用膏料印刷、压缩模塑、传递模塑、液体密封剂模塑、层压、真空层压、旋涂或其他合适的施加器来沉积密封剂42。具体地讲，图2B示出具有多个侧壁46的模具44，所述模具与顶部或板45、载体36和界面层38聚集在一起，以将半导体裸片24封闭在模具内用于随后的封装。模具44还可包括载体36放置于其上且侧壁46可与之接触的底部部分。在一个实施例中，载体36和界面层38充当用于随后的封装工艺的底部模具部分。或者，半导体芯片24、载体36和界面层38可以布置在包括多个部分(诸如顶部和底部部分)的模具内。通过围绕半导体芯片24移动模具44，或替代地通过将半导体芯片移动到模具中，使模具44聚集在一起。
图2B还示出模具44用腔体或开放空间50封闭半导体裸片24。腔体50在模具44与半导体芯片24和界面层38之间延伸。将一定体积的密封剂42设置在半导体裸片24和载体36上方。入口48可以是排气口，不为密封剂42提供逸出路径。密封剂42可以是聚合物复合材料，诸如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯、或具有合适填充物的聚合物。根据腔体50的空间要求减去由半导体芯片24和可能存在的任何额外的半导体器件所占用的区域来测量密封剂42的体积。密封剂42设置在半导体裸片24上方且在侧壁44之间。
模具44的顶部45可沿侧壁46移向密封剂42和半导体裸片24，直到顶部接触密封剂以使密封剂42在腔体50内围绕半导体裸片24均匀地分散且均匀地分布。密封剂42的粘度和升高的温度可被选择用于均匀覆盖，例如，更低的粘度和升高的温度可增加用于模塑、膏料印刷和旋涂的密封剂的流动。腔体50内的密封剂42的温度也能得到控制，以便于固化密封剂。半导体裸片24被一起嵌入在密封剂42中，该密封剂不导电，并且在环境上保护半导体器件免受外部元件和污染物的影响。
在使用真空压缩模塑时，可将牺牲性释放膜设置在腔体50的顶部45和侧壁46与腔体内的密封剂42之间，以防止密封剂粘附或附接到腔体的顶部和侧壁。当使用其他类型的模塑(诸如传递模塑)时，可省去牺牲性释放膜并且密封剂42可包含脱模剂，或者可用脱模剂处理腔体50的内表面以防止密封剂附接到模具的内表面。
如上文所指出的那样，半导体裸片24可相对于载体36以面朝上或面朝下的取向安装。因此，图2D所示的封装(其中半导体裸片24呈面朝下取向)同样适用于呈面朝上取向的半导体裸片，可包括联接至半导体裸片的导电互连件，诸如铜柱。因此，虽然随后在图2C至图2K中示出的加工相对于半导体裸片24呈面朝下取向封装且没有导电互连件联接至接触焊盘32的封装而示出，但随后的加工同样适用于其中导电互连件联接至接触焊盘的面朝下取向并且适用于具有和没有导电互连件联接至接触焊盘的面朝上取向。
在图2C中，从模具44移除半导体裸片24，并且面板70任选地经受固化工艺以固化密封剂42。通过化学蚀刻、机械剥离、CMP、机械研磨、热烘、紫外光、激光扫描、湿法脱模或其他合适的工艺来移除载体36和界面层38，以暴露与表面68相对的密封剂42的表面66。在一个实施例中，密封剂42在载体26、界面层38或二者被移除之前部分地或全部地固化。或者，密封剂42可在载体26、界面层38或二者被移除之后部分地或全部地固化。在一些实施例中，载体36被移除，而界面层38被保留作为永久界面层，变成最终半导体封装件的一部分。密封剂42的表面66与半导体裸片24的有源表面30和接触焊盘32基本共面，其中每一者均可通过移除载体36和界面层38而被暴露。在移除载体36和界面层38后，图2C示出围绕半导体裸片24设置以形成嵌入式裸片面板70的密封剂42。面板70包括任何形状和尺寸的占位面积或形状因数，所述占位面积或形状因数允许并有利于形成半导体封装件所需的后续加工，如以下更详细地描述。如图2D所示，面板70包括与300毫米(mm)半导体晶圆的形状因数类似的形状因数，并且包括直径为300mm的圆形占位面积。然而，面板70可包括多种形式，诸如矩形或正方形。在一个实施例中，面板70在本领域中可被称为重组晶圆。
面板70还可经受使用研磨机进行的可选研磨操作，以使面板的表面平面化并且减缩面板的厚度。化学蚀刻也可以用于在面板70中移除密封剂42的一部分并且使该部分平面化。因此，当互连结构诸如铜柱或铜迹线联接到半导体裸片24的接触焊盘32时，互连结构的表面可在面板70的底面或正面相对于密封剂42暴露，从而在半导体裸片24与随后形成的扇出互连结构之间形成电互连。
图2C还示出扫描器73，该扫描器检测面板70，以确定面板70内的半导体裸片24的真实或实际位置。扫描器73使用光学成像、声学成像、磁性成像、无线电频率、红外线或其他合适的过程来确定半导体芯片24的真实或实际位置，或其他物体(包括面板70内的可选半导体器件24)的真实或实际位置。确定每个半导体裸片24或面板70内的其他物体相对于面板70上的基准或全局参考点R3的真实位置，包括x-y位移、旋转θ或二者。虽然为方便起见将参考点R3称为点，但参考点R3可包括两个或更多个元素点作为用于确定至少两个维度上的移动或旋转的参考系。另外，参考点R3还可包括单个特征，所述单个特征包括长度、宽度或者两个或更多个尺寸或方向，其允许单个元素作为用于确定至少两个维度上(诸如x和y)的移动或旋转或者在面板70的表面上沿垂直横向方向的水平和垂直位移的参考系。
参考点R3可包括随密封剂42的形成以及基板36和界面层38的移除一起从基板36传送的任意数目的基准。参考点R3还包括许多新的基准对准标记，所述基准对准标记定位在面板70上方或附接到面板270，或者通过标示或移除密封剂42的一部分而形成。或者，参考点R3在物理上不被识别为面板70的一部分，而是与扫描器73的一部分或者扫描器73或其他加工设备或机器的附接点相关联。在另一个实施例中，可从嵌入在面板70内的一个或多个裸片24中选择参考点R3，从而可基于面板内的一个或多个半导体裸片24的真实位置确定面板的全局参考系。
扫描器73检查每个半导体芯片24上的特征以确定面板70中的每个半导体芯片相对于参考点R3的实际位置和旋转。由每个半导体芯片24上的扫描器73识别的特征包括边缘的位置或半导体芯片的角落、接触焊盘32的位置(包括接触焊盘的角落、中心或轮廓)、或半导体芯片上或与半导体芯片相关联的任何其他特征。半导体裸片24的实际或实测位置包括x-y位置，该位置说明在半导体裸片相对于参考点R3的一个或多个方向上的横向或平移移位。类似地，半导体芯片24的实际或实测位置还包括相对于参考点R3的取向或角度旋转。
如图2C所示，第一半导体裸片24a被封装在面板70内并且位于相对于参考点R3测量的参考点R4处。参考点R4(类似于参考点R3)可以是两个或更多个点，或者在至少两个维度上传送信息的单个特征或形状。类似地，第二半导体裸片24b在相对于参考点R3测量的参考点R5处被封装在面板70内。参考点R5(类似于参考点R3和R4)可以是两个或更多个点，或者在至少两个维度上传送信息的单个特征或形状。当半导体芯片24被精确和准确地放置在参考点R1和R2处、并且半导体芯片在封装过程中不经历任何移动或移位时，R1和R2分别等于R4和R5。然而，半导体芯片24从预定面板设计的标称位置的移动导致参考点R4和R5分别不同于参考点R1和R2。半导体芯片24远离其标称位置和参考点R3的移动是由在基板36上方安装半导体芯片的不准确性引起的。另外，半导体芯片24的移动也是由在封装过程中发生的半导体芯片的位置的移位引起的。例如，由密封剂42接触半导体芯片24产生的力可能导致半导体芯片24相对于参考点R3移位，并且相对于预定面板设计内的半导体芯片的标称位置(即，参考点R1和R2)移位。
在通过扫描器73确定面板70内的每个半导体裸片24的真实位置和取向后，可将半导体裸片的真实位置(例如R4和R5)与标称面板设计内的半导体裸片的标称位置(例如R1和R2)相比较，以确定在加工过程中发生的每个半导体裸片24的位置变化或移位。通过确定半导体裸片24的标称或原始设计位置与半导体裸片的实际位置之间的位置差异，可识别和避免在半导体裸片24上方随后形成扇出堆积互连结构的潜在问题。或者，半导体裸片24的真实位置可用于识别潜在问题，其中可识别和避免在半导体裸片24上方随后形成扇出堆积互连结构而无需参考半导体裸片的标称设计位置或原始设计位置之间的位置差。
如果半导体芯片24的真实位置(例如R4和R5)已移位从而使得半导体芯片上的接触焊盘32的真实位置将不再对准或提供与随后形成的扇出堆积互连结构的良好的电连接，则存在潜在问题。初始针对半导体裸片24或面板70内其他特征的标称位置而设计的扇出堆积结构可不与基于面板设计内的半导体裸片的标称位置(例如，R1和R2)而设计的堆积互连结构的某些半导体裸片24对准。或者，对于堆积互连结构设计来说，可能需要增大堆积互连结构的有效节距，以确保良好的电连接。然而，节距增大导致封装密度降低，这是由于考虑到半导体裸片24的标称位置与实际位置之间的差异而引起的。为了保持堆积互连结构的减小节距并且确保在堆积互连结构的各个层和部件之间具有良好的电互连，扇出堆积互连结构的原始设计的至少一部分在被应用于面板70之前进行了修改，以避免在互连结构与半导体裸片24之间出现未对准和电连接不充分的问题。虽然堆积互连结构的各个具体特征用作截顶通孔可用于自适性地提供电互连的方式的非限制性例子，但截顶通孔可用于将相对于封装轮廓固定的任何层或特征连接到因半导体封装件内裸片位置变化而相对于封装轮廓可变的任何其他层或特征。
在一个实施例中，可将半导体裸片24的位置数据导入自适性图案自动路由器中，如申请号13/891,006所述，该申请的公开内容全文并入本文中。因此，自适性图案化***可考虑到半导体裸片24的真实或实测位置并且产生新设计，所述新设计调整或选择扇出堆积互连结构的至少一部分的新位置，如以下更详细地描述。对于将要调适或调整的每个特征来说，每个半导体裸片或封装半导体裸片单元76的单独封装设计可组合形成对整个面板70的绘制。从标称位置到真实位置的移位差异可指示如何组合单独的封装设计以形成完整面板设计。或者，真实位置或实测位置可指示如何确定和组合单独的封装设计以形成面板70的定制的、个性化的或自适性的完整面板设计。在一个实施例中，可将每个半导体裸片单元76的设计文件导入到光刻机，所述光刻机使用设计数据来将定制的、个性化的、自适性的图案动态地应用到每个面板70。
图2D示出面板70的平面图或顶视图，包括设置在半导体裸片24之间的被空间52分开的多个半导体裸片24。在将半导体裸片放置在载体36或界面层38上方的过程中，空间52是由密封剂42填充半导体裸片之间的腔体50而造成的。由于密封剂42形成空，导致围绕每个半导体裸片24形成周边区域72。周边区域72有利于随后形成每个半导体裸片24的扇出堆积互连结构，如以下更详细地描述。周边区域72的外边缘由穿过空间52且围绕每个半导体裸片24延伸的封装轮廓74限定。封装轮廓74描绘了封装半导体裸片单元76的外部外形或封装边缘，其中每个半导体裸片单元均包括半导体裸片24和周边区域72。封装轮廓74还描绘了锯道或划线75的边缘，所述锯道或划线将被移除，以使封装半导体裸片单元76与彼此及面板70分开或分离。封装轮廓74还描绘了随后形成的WLCSP的边缘，WLCSP包括封装半导体裸片单元76和堆积互连结构。
如图2D所示，面板70可被分割成多个封装的半导体裸片单元76，每个半导体裸片单元均包括单个半导体裸片24。或者，封装的半导体裸片单元76还可包括多个半导体裸片24以形成多裸片封装件或模块。也就是说，单个半导体裸片单元76可包括一个或多个半导体裸片24、一个或多个无源器件(诸如，电容器、电感器或电阻器)和一个或多个其他部件(诸如光学元件、连接器或其他电子部件)。根据本公开的实施例，在半导体裸片单元76内任选地包括并且可预想到有源器件和无源器件与其他部件的多种组合。
在图2E中，通过沉积和图案化绝缘或钝化层80将扇出堆积互连结构的第一部分形成在面板70上方。绝缘层80共形地涂覆到密封剂42和半导体芯片24，并且具有遵循密封剂250和半导体芯片224的轮廓的第一表面。绝缘层80具有与第一表面相反的第二平表面。绝缘层80包含一层或多层的光敏低固化温度介电抗蚀剂、光敏复合物抗蚀剂、层压化合物膜、具有填充物的绝缘膏剂、焊料掩模抗蚀剂膜、液体模塑化合物、二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)或具有类似的绝缘和结构性质的其他材料。使用印刷、旋涂、喷涂、层压或其他合适的工艺来沉积绝缘层80。绝缘层80随后被图案化和可选地固化。
通过蚀刻、激光钻孔、机械钻孔或其他合适的工艺来移除绝缘层80的一部分以形成开口82。开口82完全延伸穿过绝缘层80并且暴露半导体芯片24的接触焊盘32。当半导体芯片24相对于参考点R3的位置的变化较小时，可能无需对开口82的位置进行调整以将开口与接触焊盘32正确地对准。因此，用于封装半导体芯片24的自适性图案化的步骤包括测量半导体芯片24的真实位置，以及确定半导体芯片的移位或移动是否需要开口82的位置的变化。如果接触焊盘32的位置的变化使得开口82的标称位置不提供与接触焊盘的充分接触，则将进行对开口82的位置的调整。
自适性图案化可以单独地调整每个开口82的位置，或同时调整许多开口82的位置。例如，许多开口82形成与面板70内的单个半导体芯片24有关的单元图案，这些开口作为单元被一起调整。通过x-y平移或通过相对于面板70上的参考点R3的角度θ的旋转，单独地或成组地调整开口82的位置。例如，通过x-y平移或通过根据面板70内的半导体裸片24a的真实位置(如相对于参考点R3测量)的角度θ的旋转，调整开口82的第一部分(在图2E中被指定为开口82a)。类似地，通过x-y平移或通过根据面板70内的半导体裸片24b的真实位置(如相对于参考点R3测量)的角度θ的旋转，调节开口82的第二部分(在图2E中被指定为开口82b)。根据需要，针对面板70内的每个半导体芯片24，发生开口82的自适性图案化。在一个实施例中，使用专有的设计工具形成开口82，所述专有的设计工具修改或调整面板70上的每个封装的扇出单元设计，以使得随后形成在开口82中的导电通孔与接触焊盘32正确地对准。当开口82相对于参考点R3的位置的变化较小时，可能无需对堆积互连结构进行额外的调整。或者，除了改变开口82的位置之外，还改变堆积互连层的其他部分的标称位置，如在下面更详细地描述。
在图2F中，使用PVD、CVD、电解电镀、无电极电镀或其他合适的工艺将导电层沉积在开口82中以形成导电通孔88。导电通孔88可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag、钛(Ti)、钨(W)、多晶硅或其他合适的导电材料。导电通孔88形成堆积互连结构的一部分并且提供与接触焊盘32的垂直电连接。
图2F还示出导电层90被图案化并沉积在绝缘层80和导电层88上方作为RDL。导电RDL 90可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料。导电RDL 90的沉积使用PVD、CVD、电解电镀、无电极电镀或其他合适的工艺。在一个实施例中，导电RDL 90与导电通孔88一起同时形成。或者，导电通孔88和导电RDL 90作为单独工艺的一部分并在不同的时间形成。图2G是导电RDL 90的一部分的平面图，该导电RDL包括第一通孔捕获焊盘92、迹线94和第二通孔捕获焊盘或RDL捕获焊盘96。第一通孔捕获焊盘92可设置在绝缘层80和导电通孔88上方。导电RDL 90包括迹线94，该迹线形成在绝缘层80上方，并从第一通孔捕获焊盘92延伸到RDL捕获焊盘96。RDL捕获焊盘96接触导电RDL 90的迹线部分94并且与第一通孔捕获焊盘92相对。在一个实施例中，迹线94的宽度小于第一通孔捕获焊盘92和RDL捕获焊盘96的宽度。在另一个实施例中，可采用堆叠通孔，其中导电RDL 90包括RDL捕获焊盘96，但并不包括第一通孔捕获焊盘92或迹线94。相反，RDL捕获焊盘96围绕导电通孔88，以使得导电通孔88落在捕获焊盘96内，这样捕获焊盘96可联接至或直接接触通孔88和通孔106二者。
如以上所指示，当半导体裸片24、开口82和导电通孔88相对于参考点R3的位置的变化较小时，可能无需对堆积互连结构(包括对导电RDL 90)进行额外的调整。因此，用于封装形成在面板70中的半导体裸片24的自适性图案化的步骤可包括测量半导体裸片24的真实位置、确定半导体裸片的移位或移动不需要导电RDL 90的图案或设计的变化、以及在先前相对于面板70和参考点R3确定的位置处形成导电RDL 90，即，不对半导体裸片24相对于参考点R3的位置的变化进行调整。或者，如果开口82的位置的变化为使得第一通孔捕获焊盘92的标称位置不提供与导电通孔88的充分接触，则可对堆积互连结构进行额外调整，如下所述。
在一个实施例中，通过利用x-y平移或相对于参考点R3的角度θ的旋转或二者来调节半导体裸片24的每个真实位置，使得与每个半导体裸片24相关联的导电RDL 90的整体移位，针对半导体裸片24的每个真实位置，使导电RDL 90可自适性地图案化。根据需要，相对于面板70内的每个半导体裸片24的接触焊盘32或导电通孔88进行导电RDL 90的自适性图案化。例如，可通过x-y平移、根据面板70内的半导体裸片24a的真实位置(相对于参考点R3测量)的角度θ的旋转或二者来调整设置在半导体裸片24a上方的导电RDL 90的第一部分(在图2F中被指定为导电RDL 90a)。类似地，可通过x-y平移、根据面板70内的半导体裸片24b的真实位置(相对于参考点R3测量)的角度θ的旋转或二者来调整设置在半导体裸片24b上方的导电RDL 90的第二部分(在图2F中被指定为导电RDL 90b)。因此，通过调整每个半导体裸片24的导电RDL 90的位置，导电RDL 90与面板70内的半导体裸片24的真实或实际位置对准。例如，利用自适性图案化形成导电RDL 90后，第一通孔捕获焊盘92的中心98可与导电通孔88的中心对准。此外，提供接触焊盘32、导电通孔88和导电RDL 90之间的良好的连接而不增加通孔捕获焊盘92的区域，并且因此适用于精细节距应用。
由于使得每个半导体裸片24的导电RDL 90的取向或位置移位，由半导体裸片24相对于完成的半导体封装件的外边缘的标称位置与真实位置之间的差异产生的偏移被转移或移位到RDL捕获焊盘96与随后形成的互连件(诸如第二通孔、UBM或另一个合适的互连结构)之间的界面或互连。理想地，UBM图案或其他合适的互连结构的位置保持不变，并且不相对于封装的边缘移位。因此，如果整个RDL图案或导电RDL 90相对于固定UBM或互连结构图案移位，则应当考虑导电RDL 90相对于UBM焊盘的固定位置的移位(如下论述)，以确保最终半导体封装件的合适功能和可靠性。
图2H(从图2F和图2G继续)示出了与图2F所示视图类似的晶圆70的剖视图。另外，图2H还示出绝缘或钝化层104，该绝缘或钝化层共形地涂覆到绝缘层80和导电层90，并且具有沿着该绝缘层和该导电RDL的轮廓的第一表面。绝缘层104具有与第一表面相反的第二平表面。绝缘层104包含一层或多层的光敏低固化温度介电抗蚀剂、光敏复合物抗蚀剂、层压化合物膜、具有填充物的绝缘膏剂、焊料掩模抗蚀剂膜、环氧塑封料、SiO2、Si3N4、SiON、Al2O3或具有类似的绝缘和结构性质的其他材料。使用印刷、旋涂、喷涂、层压、模塑或其他合适的工艺来沉积绝缘层104。绝缘层104随后被图案化和可选地固化。
通过蚀刻、激光钻孔、机械钻孔或其他合适的工艺来移除绝缘层104的一部分以形成开口，所述开口完全延伸穿过绝缘层104并且暴露导电RDL 90的一部分，诸如RDL捕获焊盘96。使用PVD、CVD、电解电镀、无电极电镀或其他合适的工艺将导电层沉积在绝缘层104中的开口中以形成导电通孔106。导电通孔106可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag、Ti、W、多晶硅或其他合适的导电材料。导电通孔106形成堆积互连结构的部分并且提供相对于接触焊盘32、导电通孔88和导电RDL 90的垂直电连接。
在一个实施例中，导电通孔106的位置形成在其相对于参考点R3和面板70的标称位置处，并且与RDL捕获焊盘96对准。导电通孔106可与RDL捕获焊盘96对准，因为半导体裸片24尚未移离其标称位置106'，或半导体裸片24和导电RDL 90相对于面板70内参考点R3的移位较小。或者，如以下更详细论述，导电通孔106可形成在其标称位置处并且与RDL捕获焊盘96至少部分地未对准，因为导电RDL 90和RDL捕获焊盘96已通过x-y位移、旋转θ或二者移位以便与半导体裸片24匹配。
图2H还示出形成在导电通孔106和绝缘层104上方的UBM焊盘或捕获焊盘110。在包括超过两个路由层或RDL的实施例中，UBM焊盘110可以是第二扇出RDL捕获焊盘。UBM焊盘110可以是多个金属叠层，包括粘合剂层、阻挡层、种子层和润湿层。UBM焊盘110的层可以是Ti、氮化钛(TiN)、钛钨(TiW)、Al、Cu、铬(Cr)、铬铜(CrCu)、Ni、镍钒(NiV)、Pd、铂(Pt)、Au、Ag或其他合适的材料或材料组合。在一个实施例中，UBM焊盘110包括TiW种子层、Cu种子层和Cu UBM层。TiW种子层共形地涂覆在绝缘层104和导电通孔106上方。Cu种子层共形地涂覆在TiW种子层上方。Cu UBM层共形地涂覆在TiW种子层和Cu种子层上方。UBM焊盘110充当导电通孔106与随后形成的焊料凸块或其他输入/输出(I/O)互连结构之间的中间导电层。UBM焊盘110可提供与导电通孔106的低电阻互连、对焊料扩散的阻挡、以及焊料润湿性的增加。
导电通孔106可形成在其标称位置的占位面积内，以允许在导电通孔106与UBM焊盘110之间具有良好的电连接，同时使UBM焊盘110保持在其标称位置。通过不使UBM焊盘110相对于其标称位置经受x-y位移、旋转θ或二者，UBM焊盘110以及随后形成的连接至UBM焊盘的电互连件的位置与封装轮廓74对准，以便于准确且精密地连接到测试用插座、电路板或其他可能连接有封装件的结构。然而，取决于导电RDL 90的自适性图案化包括x-y位移、旋转θ或二者以便与半导体裸片24的实际位置对准，在通孔106与RDL捕获焊盘96之间可能会发生至少部分未对准。此前，适应于适配导电RDL 90的对准并同时使得整个RDL的图案保持恒定的半导体裸片24的最大容许移位受到通孔106与RDL捕获焊盘之间的重叠的限制。允许通孔106延伸超过RDL捕获焊盘96的边缘造成了在RDL层上的相邻特征结构之间产生短路的风险，由此损害已完成半导体封装件的功能和值。
图2I(类似于图2G)示出在形成RDL 90、通孔106和UBM 110后，此前在图2H中以剖视图示出的半导体晶圆70的一部分的平面图，其中剪切后的通孔106基于晶圆70内半导体裸片24的真实位置和UBM 110的真实位置而调节RDL 90的自适性移动，所述真实位置相对于其标称位置和封装轮廓74的位置而保持恒定或固定。图2H示出根据标称通孔106'的占位面积调整通孔106的占位面积或横截面尺寸、形状或二者，以弥补UBM焊盘110与RDL焊盘96之间的未对准。换句话讲，根据标称通孔106'的占位面积调整通孔106的占位面积、横截面尺寸和横截面形状中的一者或多者，以弥补半导体裸片24与封装轮廓74之间的未对准。具体地讲，当标称通孔106'在与UBM焊盘110对准时延伸超过RDL捕获焊盘96，通孔106的占位面积或横截面积经受动态剪切以调整标称通孔106'的形状、尺寸或二者。通孔106是基于RDL捕获焊盘96的真实或实际位置而动态地形成的。RDL捕获焊盘96的真实位置可由扫描器73确定，或从半导体裸片24的真实或实际位置的测量中推断得出。
在获得RDL捕获焊盘96的实际或真实位置后，通过剪切或去除标称通孔106'的延伸超过RDL捕获焊盘96的部分112来确定通孔106的占位面积114(在图2I和图2J中以交叉影线示出)。也可在RDL捕获焊盘96的占位面积内去除标称通孔106'的额外部分，以提供从RDL捕获焊盘的外边缘或***在通孔106附近的偏离或退步。在确定通孔106的占位面积114的过程中，标称通孔106'的中心可与UBM焊盘110或UBM焊盘的中心保持对准。另外，可确保通孔106的占位面积114具有最小可接受面积。可基于已完成WLCSP的配置、设计和操作来选择和设置最小可接受面积112。在一个实施例中，最小可接受面积112可以是绝对最小面积或可被确定为通孔的标称面积的百分比，该通孔将根据半导体封装件的结构和设计来提供可接受的机械和电性能特性。取决于将要连接的层(诸如接触焊盘32、导电RDL 90和导电通孔106)的属性，通孔的最小接受面积可在大于或等于标称通孔面积的25％的通孔尺寸范围内。
在限定了通孔106的占位面积114的最小面积的情况下，如上所述，可针对RDL捕获焊盘96的给定尺寸，就半导体裸片相对于参考点R3的x-y位移、旋转θ或二者而言，确定半导体裸片24的最大可接受移位。由于半导体裸片24的最大接受移位是RDL捕获焊盘96的最大尺寸的函数，所以更大的RDL捕获焊盘允许更大的最大可接受移位。然而，调整RDL捕获焊盘96的占位面积还可能不期望地增大路由节距并减小路由密度。另一方面，维持RDL捕获焊盘96的固定尺寸并同时调整通孔106的占位面积114(如图2I所示)使得半导体裸片24具有更大的最大可接受移位，而不会不期望地增大路由节距并减小路由密度。
因此，应用自适性对准方法，其中导电RDL 90的整个图案保持恒定并且通过x-y位移、旋转θ或二者作为整体移动，以使得第一通孔捕获焊盘92与接触焊盘32对准。UBM捕获焊盘110和连接到RDL捕获焊盘96的标称通孔106'的中心可相对于封装轮廓74保持恒定。不是仅作为自适性对准方法的一部分来调整电通孔106的尺寸，而是可修改通孔106的占位面积114以适应RDL 90的移位，其中最大可容许移位并不受到通孔与RDL捕获焊盘之间标称重叠的限制，以避免使通孔106延伸越过RDL捕获焊盘96的占位面积。相反，通过允许通孔106的占位面积114的形状适于半导体裸片124的位置移位，解除最大裸片移位限制。通过经由修改通孔106的占位面积尺寸、占位面积形状或二者而解除最大裸片移位限制，可将自适性对准方法扩展到具有更大尺寸的半导体裸片并且扩展到需要更高密度的封装件。另外，在特定半导体裸片移位的情况下，可使通孔尺寸增大到最大延长实际，以提供修改后通孔的增大的机械强度和电气功能及可靠性。
虽然已就标称通孔106'的移除部分112而言论述了通孔106的形成，但本领域的普通技术人员应当理解的是，无需照字面意义或有形地形成标称通孔106'，以使得标称通孔106'的移除部分112是物理的或有形的。相反，如果半导体裸片24从参考点R1无明显位移，则通孔106形成为其占位面积不同于标称通孔106'的占位面积，标称通孔106'表示通孔106形成的形式。因此，将标称通孔106'的部分112剪切或去除可作为方法、***或软件的一部分而虚拟地或计算地进行。例如，可将数据(包括RDL捕获焊盘96的位置或半导体裸片24的位置)导入自适性图案自动路由器中，形成通孔106的设计或形式，该设计或形式不同于标称通孔106'的设计或形式。可形成关于整个面板107的设计，该面板包括多个通孔106，该通孔具有不同的占位面积或可变的通孔尺寸和形状。该设计随后可被应用于面板70以在整个面板107上形成具有变化占位面积的多个通孔106。因此，多个导电通孔106可将多个RDL捕获焊盘96与多个UBM捕获焊盘110物理连接且电连接，而不会使通孔106延伸超过RDL捕获焊盘96的边缘，且不会造成在RDL层上在相邻特征结构之间形成短路的风险，如图2J所示。
如图2F至图2J所示且如上所述的通孔106的修改或截短也适用于以上如图2E所示的开口82和导电通孔88。如果所产生的修改后或截短后的通孔88大到足以为所产生的半导体封装件提供充分的电接触和机械接触，则开口82和导电通孔88可如以上关于通孔106所述而被修改和截短。在一个实施例中，可修改或截短通孔88，而不是修改或截短导电通孔106，或在修改或截短导电通孔106之外，还可修改或截短通孔88。通孔88的修改和截短可有利地用于具有超过一个半导体裸片的多芯片模块或封装件，因为整个RDL图案(诸如RDL层90)可保持恒定，同时通孔(诸如通孔88)可独立地调整、修改或截短，以使得多芯片封装件内所包含的两个或更多个半导体裸片24的接触焊盘32电连接。
可执行导电通孔106和开口82的修改或截短(如上所述)以使得调整导电通孔106'的标称尺寸、形状或二者或开口82的标称尺寸、形状或二者可导致修改后通孔106的尺寸与半导体裸片24和封装轮廓74之间的未对准度成反比。换句话讲，半导体裸片24与封装轮廓74之间的未对准度越大，导电通孔106的尺寸或面积(诸如占位面积114的尺寸)将越小。另一方面，半导体裸片24与封装轮廓74之间的未对准度越小，导电通孔106的尺寸将越大。因此，当半导体裸片24与封装轮廓74之间的未对准度接近零时，实际导电通孔106的尺寸和形状接近标称导电通孔106'的尺寸和形状。
类似地，可调整标称通孔106'的尺寸、形状或二者以使得修改后或导电通孔106的尺寸、形状或二者与相对于半导体裸片中心的距离成反比。换句话讲，导电通孔106与半导体裸片24上的中心或固定点之间的距离越大，对于封装特征结构之间的减小的重叠来说，导电通孔的尺寸将越小。另一方面，导电通孔106与半导体裸片24上的中心或固定点之间的距离越大，增大封装特征结构之间的重叠需要考虑的或减小各个封装特征结构之间的未对准度需要考虑的导电通孔106的尺寸将越大。因此，当导电通孔106与半导体裸片24上的中心或固定点之间的距离增大时，半导体裸片24与封装特征之间的未对准度也将增大。
虽然以上讨论使用了导电通孔106的封装特征结构作为一个非限制性例子来描述导电通孔106的尺寸如何与距半导体裸片中心的距离成反比，但其他封装特征结构可同样具有与距半导体裸片中心的距离成反比的尺寸。具有这种关系的其他封装特征结构可包括但不限于导电RDL 90、捕获焊盘96、UBM捕获焊盘110和占位面积114的部分，其中每一者均可被修改以解决封装特征结构间的减弱的重叠或弥补各种封装特征结构之间较大的未对准度。作为另一个非限制性例子，考虑半导体封装件120的情况，该半导体封装件包括联接到导电通孔106的至少第一行和至少第二行UBM焊盘110，其中第一行UBM焊盘110从半导体裸片24的中心偏离第一距离，并且第二行UBM焊盘110从半导体裸片24的中心偏离第二距离，所述第二距离大于所述第一距离。在这种情况下，第二行UBM焊盘110与半导体裸片24的中心之间的更大距离可导致联接到第二行UBM焊盘110的导电通孔106具有比联接到第一行UBM焊盘110的导电通孔106的尺寸更小的尺寸。另外，联接到第二行UBM焊盘的导电通孔106的未对准度可大于联接到第一行UBM焊盘的导电通孔106的未对准度。
图2K示出使用蒸发、电解电镀、无电极电镀、球滴(ball drop)或丝网印刷工艺沉积在UBM 110和导电通孔106上方的导电凸块材料。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料和其组合，连同可选的焊剂溶液一起。例如，凸块材料可以是共晶Sn/Pb、高铅焊料或无铅焊料。使用合适的附着或粘结工艺将凸块材料结合到UBM 110。在一个实施例中，通过将凸块材料加热到其熔点以上来使凸块材料回流以形成球形球或凸块116。在一些应用中，凸块116被二次回流以改善到UBM 110的电接触。凸块也可以被压缩结合到UBM 110。凸块116表示可以形成在UBM 110上方的一种类型的互连结构。互连结构也可以使用导电膏、柱形凸块、微凸块或其他电互连。
图2K还示出在形成凸块116之后，使用锯条或激光切割工具118分割面板或重组晶圆70以形成单独的半导体封装件或嵌入式裸片封装件120。由于UBM焊盘110和凸块116未针对面板70内半导体裸片24的移动而自适性地调整，并且根据它们的标称设计位置而形成，因此凸块116与封装轮廓74和半导体封装件120的外封装轮廓的***对准。
因此，图2A至图2K示出一种制备半导体封装件120的方法，其中使第一通孔层和RDL路由层的至少一部分从其在面板上的标称位置移位以与每个半导体裸片的真实位置对准。通过这样做，至少封装I/O互连保持与成品封装的边缘对准以符合封装轮廓图，有利于封装测试，并且消除拼板过程中由于半导体芯片的未对准所导致的成品率损失。自适性图案化的实施可以使用可编程直写曝光和激光烧蚀方法以允许调整通孔和RDL层的形状、位置和取向来与面板70内的每个单独的半导体芯片对准。除了增加成品率之外，所提出的工艺还校正芯片在固化过程中的移动，并且因此实现更小的芯片接合焊盘的几何形状和增加的密度。
因此，本文所公开的自适性图案化方法允许调整扇出RDL层的位置，以使其与嵌入式半导体裸片上的特征结构对准。使UBM或封装I/O焊盘阵列相对于封装轮廓保持恒定，并剪切使RDL层上的捕获焊盘连接至UBM焊盘的通孔，以根据密封剂内半导体裸片相对于半导体裸片的标称位置的幅值和移位方向而改变UBM焊盘的尺寸、形状或二者。所公开的自适性图案化方法增强了自适性图案化能力并能够向具有更大本体尺寸的半导体器件封装件施加自适性旋转。
图3示出与图2K的半导体封装件120类似的单独的半导体封装件或嵌入式裸片封装件130。半导体封装件130通过省略任选的绝缘或钝化层80而不同于半导体封装件120，以使得导电层90图案化且沉积在半导体裸片24和密封剂42而不是绝缘层80上方并可与它们直接接触。
图4示出与图2K的半导体封装件120类似的单独的半导体封装件或嵌入式裸片封装件140。半导体封装件140通过包括导电柱或桩144而不是导电通孔88而不同于半导体封装件120。这样，半导体封装件140可形成为正面朝下的全模塑半导体封装件，其中密封剂42围绕半导体裸片24的所有侧设置。或者，半导体封装件140可形成为正面朝上的模塑导体封装，第一密封剂42a可在有源表面30和多个侧表面上方设置且邻近多个侧表面，诸如设置在有源表面与背面28之间的四个侧表面。第二密封剂42b也可设置在背面28和密封剂42a上方。由于正面朝下的全模塑设计，图2K的任选的绝缘或钝化层80在图4中更换为任选的绝缘或钝化层142。然而，自适性图案化的方法和结构(包括从具有导电层90、导电通孔106和UBM焊盘110的半导体封装件120进行通孔剪切)可相对于它们在半导体封装件140内而不发生改变。
图5示出与图4的半导体封装件140类似的单独的半导体封装件或嵌入式封装件150。半导体封装件150通过包括导电层154而不同于半导体封装件140，该导电层可被配置为扇入重新分布层。这样，导电柱或桩156与导电柱144的不同之处在于导电柱156包括联接到导电层154的第一端和与所述第一端相对的联接到导电层或RDL 90的第二端。
半导体封装件150与半导体封装件140的不同之处还在于包括任选的裸片附连粘合剂或界面层158而不是密封剂42b，其可设置在半导体裸片24的背面28的上方且与该背面直接接触。粘合剂158可包括与半导体裸片24的占位面积基本上相等的占位面积，或者，粘合剂158可包括与半导体封装件150的占位面积基本上相等的占位面积。然而，自适性图案化的方法和结构(包括从具有导电通孔88、导电层90、导电通孔106和UBM焊盘110的半导体封装件120进行通孔剪切)可相对于它们在半导体封装件150内而不发生改变。
图6示出半导体封装件或嵌入式裸片封装件160的另一个实施例，所述半导体封装件或嵌入式裸片封装件包括设置在基板162内的半导体裸片24。基板162可包括芯片载体基板、PCB、印刷线路面板或可为半导体封装件160提供通式结构支撑和电互连的任何合适的刚性结构、半刚性结构或柔性结构，所述半导体封装件包括半导体裸片24和任意数量的微处理器、存储器、ASIC、逻辑电路、模拟电路、RF电路、分立器件或其他半导体裸片或电部件。基板162可以是单边、双边或多层的，并且包括其中设置有半导体裸片24的内层164。
可通过将半导体裸片24(其可为薄化半导体裸片、内埋半导体裸片或二者)引入基板162的内层164中而形成半导体封装件160。半导体裸片24可被内埋在内层164内的腔体中。半导体裸片24(并且在多层基板的情况下)还可被添加到基板162的多个内层164中一个内层的表面，之后可使用堆积技术来构建板夹层，所述板夹层的层设置在所述半导体裸片的上方和下方。如图6所示，半导体裸片24可使用任选的粘合剂158附接到基板162。通过将半导体裸片24设置在基板162内，可实现减小的占位面积和改善的信号性能，并同时利用3D封装集成的概念。
半导体裸片24可通过导电通孔或电互连件166、导电RDL 168和穿基板导电通孔170电连接到半导体裸片外部的点。可使用PVD、CVD、电解电镀、无电极电镀或其他合适的工艺形成导电通孔166。导电通孔166可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag、Ti、W、多晶硅或其他合适的导电材料。导电通孔166形成堆积互连结构的一部分并且提供与半导体裸片24的接触焊盘32的垂直电连接。类似地，可使用PVD、CVD、电解电镀、无电极电镀或其他合适的工艺形成导电通孔170。导电通孔170也可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag、Ti、W、多晶硅或其他合适的导电材料。导电通孔170可形成为完全穿过基板162并且在基板的相对的第一与第二表面之间延伸，以在基板的相对侧之间提供电互连。导电通孔170可与导电通孔166在相同或不同的时间且利用相同或不同的工艺形成。
导电RDL 168可受到图案化且沉积在基板162相对的第一和第二表面上方，并且电连接且物理联接到导电通孔166和导电通孔170。导电RDL 168可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料。导电RDL 168的沉积可使用PVD、CVD、电解电镀、无电极电镀或其他合适的工艺。在一个实施例中，导电RDL 168与导电通孔166和170一起同时形成。或者，导电通孔166和170可作为单独工艺的一部分而在不同的时间形成。导电RDL 168也可形成在整个基板162上，或形成在小于整个基板162的一整个部分上。
如上文结合图2A至图2K所述，半导体裸片24的位置可在面板70内偏移或变化，以使得半导体裸片在面板内的标称位置和实际位置可以是不同的或可以变化。这样，可动态地剪切或调整导电通孔88、导电通孔106或二者的形状和/或尺寸，从而调整导电通88和孔166的形状和/或尺寸，以适应面板70内的半导体裸片24的实际位置与标称位置之间的差值。类似地，半导体裸片24的位置可在基板162内偏移或变化，以使得半导体裸片在面板内的标称位置和实际位置可以是不同的或可以变化。这样，可动态地剪切或调整导电通孔166的形状和/或尺寸，从而可调整导电通孔166的形状和/或尺寸，以适应基板162内的半导体裸片24的实际位置与标称位置之间的差值，这与如上所述的导电通孔88和106的形状和/或尺寸的可调整方式类似。因此，动态剪切后的通孔166可用于弥补且校正半导体裸片124的标称位置与半导体裸片的实际位置之间的差值。
根据以上对于半导体封装件和嵌入式裸片封装120,130,140,150和160的说明，提供了一种基于固定位置和可变位置来动态地剪切或调整通孔尺寸和/或形状的方法。该可变位置可以是半导体裸片的实际位置，其不同于半导体裸片的标称或预期位置且从其开始发生变化。该固定位置可以是路由层诸如RDL 90或168的实际位置，其等于路由层的标称位置，并且形成为相对于用于计算半导体裸片的标称位置与实际位置之间的可变位置或差值的同一参考系具有固定位置和取向。
更广泛地说，本公开涉及一种基于第一导电特征的固定位置和第二导电特征的可变位置而动态地剪切或调整导电通孔的尺寸、形状或二者的方法，其中所述固定位置和可变位置是相对于同一参考系而测得的。因此，所述第一和第二导电特征结构可包括任何导电特征结构，诸如两个路由层或RDL、两个半导体裸片、一个半导体裸片和一个RDL、或以下各项中的两者或更多者：微处理器、存储器、ASIC、逻辑电路、模拟电路、RF电路、分立器件、导电迹线、路由层、RDL、导电互连件或其他电部件。
在前述说明书中，已描述了本公开的各种实施例。然而，将明显的是，在不脱离如所附权利要求书中所陈述的本发明的较宽精神和范围的前提下，可对本发明进行各种修改和改变。因此，本说明书和附图应被视为说明性意义而非限制性意义。

Claims (23)

1.一种制备多个半导体封装件的方法，包括：
形成面板，所述面板包括围绕多个半导体裸片设置的包封材料；
测量所述面板内的所述多个半导体裸片各自的实际位置；
形成重分布导电层，所述重分布导电层包括与所述多个半导体裸片各自的所述实际位置对准的第一捕获焊盘；
形成多个第二捕获焊盘，所述多个第二捕获焊盘至少部分地设置在所述第一捕获焊盘上，且与所述多个半导体封装件各自的封装轮廓对准；
限定最小通孔面积；
调整多个导电通孔的标称占位面积，以弥补每个半导体裸片与其对应封装轮廓之间的未对准，
并将所述多个导电通孔中的每一者连接到多个第一捕获焊盘之一和所述第二捕获焊盘之一；并且
所述多个导电通孔各自形成为具有面积大于或等于所述最小通孔面积的占位面积。
2.根据权利要求1所述的方法，还包括：
将所述多个第一捕获焊盘形成为多个重分布导电层捕获焊盘；
将所述多个第二捕获焊盘形成为多个凸块下金属化焊盘或从所述重分布导电层捕获焊盘偏离的岸面矩栅阵列焊盘；以及
将所述多个导电通孔的所述标称占位面积从与所述重分布导电层捕获焊盘的形状基本上等同的形状调整为与重叠区域的形状基本上等同的修改后形状，所述重叠区域由所述重分布导电层捕获焊盘的占位面积和所述凸块下金属化焊盘的占位面积共用的占位面积限定。
3.根据权利要求2所述的方法，还包括调整所述重叠区域的尺寸，以使得所述重叠区域的所述尺寸与每个半导体裸片与其对应封装轮廓之间的所述未对准度成反比。
4.权利要求2所述的方法，还包括调整所述重叠区域的尺寸，以使得所述重叠区域的所述尺寸与距每个半导体裸片中心的距离成反比。
5.根据权利要求1所述的方法，还包括形成这样的导电重分布导电层，所述导电重分布导电层包括与所述第一捕获焊盘相对的端，所述端联接至所述多个半导体裸片之一的铜柱或捕获焊盘。
6.根据权利要求1所述的方法，还包括形成所述多个半导体裸片中的第一半导体裸片的导电通孔的形状或尺寸，其不同于所述多个半导体裸片中的第二半导体裸片的导电通孔的形状或尺寸。
7.根据权利要求1所述的方法，还包括使所述多个导电通孔形成为不延伸到所述第一捕获焊盘或所述第二捕获焊盘的占位面积之外。
8.根据权利要求1所述的方法，其中所述最小通孔面积限定每个半导体裸片与其对应封装轮廓之间的最大未对准度。
9.一种制备半导体封装件的方法，包括：
提供半导体裸片；
形成第一导电层，所述第一导电层具有相对于所述半导体裸片的固定位置；
形成第二导电层，所述第二导电层具有相对于所述半导体裸片的可变位置；以及
形成导电通孔，所述导电通孔具有调整后的尺寸或形状，联接至所述第一导电层和所述第二导电层，所述导电通孔形成为具有面积大于或等于最小通孔面积的占位面积。
10.根据权利要求9所述的方法，还包括：
形成第一导电层，所述第一导电层包括与所述半导体裸片的实际位置对准的部分；
形成第二导电层，所述第二导电层包括与所述半导体封装件的封装轮廓对准且至少部分地设置在与所述半导体裸片的所述实际位置对准的所述第一导电层的所述部分上方的部分；以及
调整所述导电通孔的所述尺寸或形状，以弥补所述第一导电层的所述部分与所述第二导电层的所述部分之间的未对准。
11.根据权利要求10所述的方法，所述方法还包括调整所述导电通孔的尺寸，以使得所述导电通孔的所述尺寸与所述第一导电层的所述部分和所述第二导电层的所述部分之间的所述未对准度成反比。
12.根据权利要求10所述的方法，还包括调整所述导电通孔的所述尺寸，以使得所述导电通孔的所述尺寸距所述半导体裸片的中心的距离成反比。
13.根据权利要求10所述的方法，还包括：
将所述第一导电层的所述部分形成为重分布导电层捕获焊盘；
将所述第二导电层的所述部分形成为凸块下金属化焊盘或岸面矩栅阵列焊盘；以及
将所述第一导电层的所述部分的所述尺寸或形状从与所述重分布导电层捕获焊盘的形状基本上等同的形状调整为与重叠区域的形状基本上等同的修改后形状，所述重叠区域由所述重分布导电层捕获焊盘的占位面积和所述凸块下金属化焊盘的占位面积共用的占位面积限定。
14.根据权利要求9所述的方法，还包括形成联接至所述半导体裸片的铜柱。
15.根据权利要求9所述的方法，还包括使所述导电通孔形成为不延伸到所述第一导电层和所述第二导电层的占位面积之外。
16.根据权利要求9所述的方法，其中所述最小通孔面积限定所述半导体裸片的最大未对准度。
17.一种制备半导体封装件的方法，包括：
提供半导体裸片，所述半导体裸片具有不同于标称对准的实际对准；
调整导电通孔的标称尺寸或形状，以提供修改后通孔的尺寸和形状；
所述修改后通孔形成具有面积大于或等于最小面积的占用面积；以及
基于所述半导体裸片的所述标称对准而形成联接至所述半导体裸片的所述修改后通孔。
18.根据权利要求17所述的方法，还包括：
形成与所述半导体裸片的所述实际对准方式对准的重分布导电层；
形成与所述半导体封装件的封装轮廓对准的凸块下金属化焊盘或岸面矩栅阵列焊盘；以及
调整所述导电通孔的所述标称尺寸或形状，以弥补所述半导体裸片与所述封装轮廓之间的未对准。
19.根据权利要求18所述的方法，还包括调整所述导电通孔的所述标称尺寸，以使得所述修改后通孔的尺寸与所述半导体裸片和所述封装轮廓之间的所述未对准度成反比。
20.根据权利要求18所述的方法，还包括调整所述导电通孔的所述标称尺寸，以使得所述修改后通孔的所述尺寸与距所述半导体裸片的中心的距离成反比。
21.根据权利要求17所述的方法，还包括形成所述修改后通孔，所述修改后通孔具有与重叠区域的形状基本上等同的形状，所述重叠区域由重分布导电层捕获焊盘的占位面积和凸块下金属化焊盘的占位面积共用的占位面积限定。
22.根据权利要求21所述的方法，还包括使所述修改后通孔形成为不延伸到所述重分布导电层捕获焊盘或所述重分布导电层焊盘的占位面积之外。
23.根据权利要求17所述的方法，其中所述最小面积限定所述半导体裸片与封装轮廓之间的最大未对准度。
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