CN106463410A - 形成iii‑v族通道的方法 - Google Patents

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Abstract

本公开内容的实施方式涉及半导体器件，例如用于放大或切换电子信号的晶体管。在一个实施方式中，在形成于基板上的介电层中形成第一沟槽，以暴露出该基板的表面；在该第一沟槽内形成多堆叠层结构；及在第二半导体化合物层上形成第三半导体化合物层，其中该第二半导体化合物层具有比该第一和第三半导体化合物层的蚀刻抗性更低的对抗蚀刻剂的蚀刻抗性；在该介电层中形成第二沟槽，以部分暴露出至少该第二半导体化合物层和该第三半导体化合物层；以及选择性移除该第二半导体化合物层，使得该第一半导体化合物层由空隙与该第三半导体化合物层隔离。

Description

形成III-V族通道的方法
技术领域
本公开内容的实施方式总体涉及电路器件及电路器件的制造。
背景技术
金属氧化物半导体场效晶体管(MOSFET)的尺寸缩小使得集成电路每个单位功能的速度性能、密度、及成本能够持续改进。半导体工业也正处于从通常是平面的二维晶体管转变为使用三维栅极结构的三维晶体管的时代。在三维栅极结构中，通道、源极及漏极从硅基板升出，并且栅极包覆(wrap)通道的三个侧面周围。一种该类型的三维晶体管被称为FinFET(鳍式场效晶体管)，其中连接源极和漏极的通道是从基板突出(jut)的薄“鳍”。栅极对通道中的电荷载流有更强的控制，因为栅极覆于鳍状通道的三个侧面延伸，而不是仅跨过较传统的平面通道的顶部。这导致电流被限制于升高的通道，从而防止电子泄漏。
由于具有比硅更高的电子迁移率和饱和速度，III-V族化合物半导体材料已被用于形成鳍通道结构。然而，在硅基板上外延生长III-V族化合物半导体材料面临挑战和困难。例如，由于III-V族外延层(即鳍通道结构)与硅基板之间的晶格不匹配和热不匹配而产生晶体缺陷。当晶格不匹配超过几个百分比时，在III-V族外延层和基板界面以及在III-V族外延层中会发展出不匹配引发的应变并产生缺陷，这些缺陷可能处于位错或堆叠层错(stacking faults)的形式。
各种缓冲层和阻挡层已被用于III-V族外延层与硅基板之间以试图适应(accommodate)或缓和由III-V族外延层与硅基板之间的晶格不匹配所引发的应变。然而，在实施中，这些缓冲层和阻挡层都无法完全防止位错和堆叠层错增殖(propagation)到III-V族外延层中。此外，还观察到的是，可能在阻挡及/或缓冲层中发展出从晶体管的源极到漏极的泄漏路径，从而导致关闭状态的漏电流增加，并使晶体管完全关闭的能力衰退。结果，晶体管的性能变差。
因此，本技术领域中，存在为晶体管提供改良的制造技术的需求，以防止在III-V族外延层和硅基板之间的非期望的泄漏和缺陷产生。
发明内容
本公开内容的实施方式涉及制造半导体器件的方法，该半导体器件例如用于放大或切换电子信号的晶体管。在一个实施方式中，提供一种形成半导体器件的方法。该方法包括以下步骤：在形成于基板上的介电层中形成第一沟槽，以暴露出该基板的表面；在该第一沟槽内形成多堆叠(multi-stack)层结构，包含以下步骤：在该基板的该表面上方形成第一半导体化合物层；在该第一半导体化合物层上形成第二半导体化合物层；及在该第二半导体化合物层上形成第三半导体化合物层，其中该第二半导体化合物层具有比该第一和第三半导体化合物层的蚀刻抗性更低的对抗该蚀刻剂的蚀刻抗性；在该介电层中形成第二沟槽，以至少部分暴露出该第二半导体化合物层和该第三半导体化合物层；以及选择性移除该第二半导体化合物层，使得该第一半导体化合物层由空隙与该第三半导体化合物层隔离。
在另一个实施方式中，提供一种半导体器件。该半导体器件包含设置在基板的表面上的第一电介质区域，该第一电介质区域具有从该第一电介质区域的顶表面向上延伸的两个相对部分，且该两个相对部分于两个相对部分之间界定第一沟槽；设置在该基板的该表面上的第二电介质区域，该第二电介质区域具有从该第二电介质区域的顶表面向上延伸的两个相对部分，且该两个相对部分于两个相对部分之间界定第二沟槽；第一III-V族半导体化合物层，该第一III-V族半导体化合物层设置在介于该第一电介质区域和该第二电介质区域之间的该基板的该表面上方；第二III-V族半导体化合物层，该第二III-V族半导体化合物层设置在该第一III-V族半导体化合物层上方，并且由空隙与该第一III-V族半导体化合物层隔离，其中该第二III-V族半导体化合物层的相对端被支撑在该第一电介质区域的两个相对部分与该第二电介质区域的两个相对部分之间；栅极介电层，该栅极介电层在这些相对端之间包覆该第二III-V族半导体化合物层的暴露表面；以及金属栅极，该金属栅极设置为实质上全部围绕至少一部分的该栅极介电层。
又在另一个实施方式中，一种半导体器件由包含以下步骤的工艺制备：在设置于基板上的介电层中形成第一沟槽，以在该第一沟槽内暴露出该基板的表面；在该第一沟槽内于该基板的该表面上方形成第一半导体化合物层；在该第一半导体化合物层上形成第二半导体化合物层；在该第二半导体化合物层上形成第三半导体化合物层，其中该第二半导体化合物层具有比该第一和第三半导体化合物层的蚀刻抗性更低的对抗蚀刻剂的蚀刻抗性；在该介电层中形成第二沟槽，以部分暴露出至少该第二半导体化合物层和该第三半导体化合物层，其中该第二沟槽在实质垂直于该第一沟槽方向的方向上延伸；以及选择性移除该第二半导体化合物层，使得该第一半导体化合物层由空隙与该第三半导体化合物层隔离。
附图说明
以上简要概述和以下更详细讨论的本公开内容的实施方式可以通过参照附图中描绘的本公开内容的说明性实施方式而理解。然而，应当注意，附图仅绘示出本公开内容的典型实施方式，因而不应视为对本公开内容的范围的限制，因为本公开内容可允许其它等同有效的实施方式。
图1绘示依据本公开内容的实施方式的制造栅极堆叠结构的方法的流程图。
图2A描绘上面沉积有第一介电层的示例性基板的透视图。
图2B描绘具有第一沟槽的图2A的基板，该第一沟槽形成在第一介电层中。
图2C描绘具有第一沟槽的图2B的基板，该第一沟槽依序地填充缓冲层、绝缘体或阻挡层、及通道层。
图2D描绘具有于第一介电层中形成的第二沟槽的图2C的基板。
图2E描绘从第一和第二沟槽移除了绝缘体或阻挡层的图2D的基板。
图2F依据可替代的实施方式描绘从通道层和缓冲层之间形成的空隙移除了绝缘体或阻挡层的图2D的基板。
图2G描绘具有栅极介电层的图2E的基板，该栅极介电层在第二沟槽内暴露出的通道层周围选择性形成。
图2H描绘具有金属栅极的图2G的基板，该金属栅极实质上在栅极介电层的至少一些暴露表面周围形成。
图3描绘依据本公开内容的实施方式的示例性简化多通道栅极堆叠结构的透视图。
为了便于理解，已尽可能使用相同的附图标号来标示附图中共通的相同的元件。附图未按比例绘制，而且可以为了清楚而简化。考虑到，一个实施方式的元件和特征在没有进一步地描述下可以有益地并入其它实施方式中。
具体实施方式
本公开内容的实施方式提供用于制造半导体器件的方法，该半导体器件例如用于放大或切换电子信号的晶体管。例如，可以使用本发明的方法制造CMOS(互补式金属氧化物半导体)晶体管。虽然本公开内容中描述的实施方式使用通用的术语“栅极堆叠结构”作为实施例，但应当理解的是，本公开内容的实施方式可同样适用于任何包含栅极结构的集成电路器件或任何具有晶体管(2D或3D)或多个栅极结构的集成电路器件。
图1绘示依据本公开内容的实施方式的用于制造栅极堆叠结构的方法100的流程图。参照图2A-2G来说明性地描述图1，图2A-2G依据图1的流程图示出在各个制造阶段期间的示例性简化栅极堆叠结构的透视图。方法100开始于方块102，其中提供基板200，并将第一介电层202沉积在基板上，如图2A所示。在本公开内容中，意图使术语基板广泛地涵盖任何可在处理腔室中进行处理的对象。基板200可以是任何能够有材料沉积在上面的基板，诸如硅基板，例如硅(掺杂或未掺杂的)、结晶硅(例如Si<100>或Si<111>)、氧化硅、应变硅、掺杂或未掺杂的多晶硅、或类似物、锗、III-V族化合物基板、硅锗(SiGe)基板、外延基板、绝缘体上硅(SOI)基板、掺碳的氧化物、氮化硅、诸如液晶显示器(LCD)、等离子体显示器、电致发光(EL)灯显示器之类的显示器基板、太阳能阵列、太阳能面板、发光二极管(LED)基板、图案化或未图案化半导体晶片、玻璃、蓝宝石、或任何其它材料例如金属、金属合金、及其它导电材料。在一些实施方式中，基板200可以包括被界定在基板200中的p型或n型导电区(未图示)，取决于将在基板上形成的晶体管类型(N-MOS或P-MOS)。额外地或替代地，基板200可以包括形成在基板200中的多个场隔离区(未图示)，用以隔离不同导电类型(例如n型或p型)的阱(well)和/或隔离相邻的晶体管(未图示)。在一些实施方式中，场隔离区可以是所形成的浅沟槽隔离(STI)结构，例如通过蚀刻进入基板200的沟槽、然后使用适当的绝缘体填充沟槽形成，该绝缘体例如氧化硅(氧化物)、氮化硅(氮化物)、或类似物。
在一些实施方式中，基板200可以包括至少部分形成在其中的其它结构或特征。例如，在一些实施方式中，诸如通孔、沟槽的特征、双镶嵌(damascene)特征、高深宽比特征、或类似的特征可以通过任何适当的工艺形成在基板200内，例如蚀刻工艺。
第一介电层202可以包括二氧化硅或掺杂碳的硅氧化物。或者，第一介电层202可以包括高介电常数电介质材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、和/或上述材料的组合。第一介电层202可以通过任何适当的沉积技术形成，例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD、或热氧化工艺。
在方块104，第一沟槽204在第一介电层202中形成，如图2B所示。第一沟槽204的形成可以包括图案化掩模层及使用掩模层蚀刻第一介电层，使得基板的顶表面在第一沟槽204的底部暴露出。第一沟槽204的沟槽壁是第一介电层202。蚀刻工艺可以包括湿蚀刻、干蚀刻工艺、或上述蚀刻工艺的组合。在需要干蚀刻工艺的情况下，干蚀刻工艺可以包括形成光刻胶层、图案化光刻胶层、蚀刻第一介电层202、及去除光刻胶层。用于蚀刻第一介电层202的干蚀刻处理可以包括含有含氟气体的化学品，含氟气体例如CF4、SF6、或NF3。
在方块106，第一沟槽204用III-V族半导体化合物的多堆叠层结构206填充，如图2C所示。III-V族半导体化合物的多堆叠层结构206可以包括缓冲层208、绝缘体或阻挡层210、及通道层212，可以使用任何适当的沉积技术依序填充在第一沟槽204内的缓冲层208、绝缘体或阻挡层210、及通道层212，该沉积技术例如金属有机化学气相沉积(MOCVD)，外延工艺例如原子层外延(ALE)、或分子束外延(MBE)。在一个实施方式中，缓冲层208可以与基板200的暴露表面实体接触。绝缘体或阻挡层210可以与缓冲层208实体接触。通道层212可以与绝缘体或阻挡层210实体接触。可以沉积缓冲层208，使得缓冲层208部分地或实质上填满第一沟槽204，然后可以通过蚀刻工艺移除一部分沉积的缓冲层，以在第一沟槽204内获得所需厚度的缓冲层208。可以在绝缘体或阻挡层210和通道层212上进行类似的沉积/蚀刻工艺。之后，可以在基板200上执行平坦化工艺，以从基板200的表面移除过多的层材料。
在各种实施方式中，选择缓冲层208、绝缘体或阻挡层210及通道层212的组成物，使得通道层212的导带偏移和阻挡层的导带偏移相对于缓冲层208为相反的类型，以排斥电子载流子或将电子载流子局限在通道层212中。虽然缓冲层208和绝缘体或阻挡层210被图示为单层，但每个缓冲层208和绝缘体或阻挡层210皆可以包括两层或更多层，其中依基板200和通道层212之间的晶格常数和晶格不匹配而选择组成物和厚度。如先前所讨论的，当基板与通道层之间的晶格不匹配超过几个百分比时，由不匹配所引发的应变变得太大，并在通道层中产生缺陷。因此，缓冲层由梯度的组成物(即结构中具有从第一层的晶格常数逐渐变化到第N层晶格常数的多层结构)组成可以有助于松弛基板和通道层之间的晶格不匹配。例如，在其中缓冲层包含形成于硅基板和InGaAs通道层之间的GaAs层的情况下，GaSb层的晶格常数大于上面形成GaAs缓冲层的硅基板的晶格常数约4％。InGaAs通道层的晶格常数大于GaAs缓冲层约4％。因此，在此特定的实施方式中，缓冲层的晶格常数将硅基板的整体晶格间距逐步增加到通道层的晶格间距，从而划分两种不同的材料界面之间的晶格不匹配。以这种方式，InGaAs通道层只需要适应与GaAs缓冲层的4％晶格不匹配、而不是与硅基板的整体8.28％不匹配的应变。
缓冲层208可以采用宽带隙材料来提供足够大的导电带偏移(ΔEc)，且通道层212的导电带排斥电子载流子，从而减少通道层212和缓冲层208之间的电流泄漏。在一个实施例中，最大的导电带偏移可以在约0.05eV和约0.8eV之间。为了控制由晶格失配的应变所产生的缺陷的成核及增长的目的，缓冲层208可以是结合考虑晶格常数、带隙及熔点所选择的任何合适的材料。在一些实施方式中，缓冲层208可以由带隙比基板200更大的材料形成。在一个实施方式中，缓冲层208是具有晶体结构的III-V族半导体化合物。在各种实施例中，缓冲层可以是或包括InAlAs、InP、InGaAs、InAs、InSb、GaAs、AlAs、或GaSb。缓冲层208可以是被无意掺杂的、掺杂的、大量掺杂p型或n型的、半绝缘的、或未掺杂的。缓冲层208可以具有约10nm至约100nm的厚度，例如约20nm至约60nm。也可以使用其它的材料，例如II-VI族半导体化合物、来自II-VI族或III-V族的二元化合物、来自II-VI族或III-V族的三元化合物、来自II-VI族或III-V族的四元化合物、或上述化合物的混合物或组合。
绝缘体或阻挡层210可以是经选择以对晶体管通道中的电荷载流子提供阻挡的任何合适的材料。在一个实施方式中，绝缘体或阻挡层210可以是具有晶体结构的III-V族半导体化合物。绝缘体或阻挡层210可以是或包括AlAsSb、InAlAs、AlGaAs、InP、InAlSb、或类似物。也可以使用其它的材料，例如II-VI族半导体化合物、来自II-VI族或III-V族的二元化合物、来自II-VI族或III-V族的三元化合物、来自II-VI族或III-V族的四元化合物、或上述化合物的混合物或组合。应设想，绝缘体或阻挡层210可以是可被选择性蚀刻移除的任何适当材料。绝缘体或阻挡层210可以具有约2nm至约60nm的厚度，例如约10nm至约30nm。
通道层212可以是III-V族半导体化合物，例如InAs、InGaAs、InGaSb、InP、InAlSb、GaSb或者类似物。在一些实施方式中，通道层212可以是或包括Ge或SiGe。也可以使用其它的材料，例如II-VI族半导体化合物、来自II-VI族或III-V族的二元化合物、来自II-VI族或III-V族的三元化合物、来自II-VI族或III-V族的四元化合物、或上述化合物的混合物或组合。通道层212可以具有约1nm至约50nm的厚度，例如约5nm至约15nm。
虽然缓冲层208、绝缘体或阻挡层210、及通道层212可以全都由III-V族半导体化合物形成，但是将绝缘体或阻挡层210选择为具有明显比缓冲层208和通道层212更低的对抗蚀刻剂的蚀刻抗性，以使得可以以明显比缓冲层208和通道层212更快的蚀刻速度选择性蚀刻绝缘体或阻挡层210，这将在下文针对方块110作更详细的讨论。在各种实施例中，绝缘体或阻挡层210对通道层212的蚀刻选择率可为约100：1至约6000：1，例如约1000：1至约3000：1。绝缘体或阻挡层210对缓冲层208的蚀刻选择率可为约100：1至约6000：1，例如约1000：1至约3000：1。
在某些实施方式中，可选地，可以形成成核层(未图示)于缓冲层208和基板200之间，以进一步减少基板200和随后沉积的层之间的晶格不匹配，沉积的层例如缓冲层208。成核层可以是III-V族半导体化合物，例如GaSb、GaAs、GaN、AlN、AlGaN、或类似物。
在方块108，使用III-V族半导体化合物206的多堆叠层结构填充第一沟槽204之后，在第一介电层202中形成第二沟槽214。第二沟槽214可以具有足够的厚度，从而在第二沟槽214内部分暴露通道层212和绝缘体或阻挡层210，如图2D所示。在一个实施方式中，第二沟槽214可以具有约为绝缘体或阻挡层210与通道层212的总高度的厚度或高度。第二沟槽214可以在实质垂直于第一沟槽204的方向上横向延伸。第二沟槽214的形成可以包括图案化硬掩模层及使用该硬掩模层蚀刻第一介电层202，从而产生第一电介质侧壁202a、202b、202c、202d。
在方块110，将第一和第二沟槽204、214内暴露的绝缘体或阻挡层210移除，如图2E所示。绝缘体或阻挡层210可以使用选择性蚀刻工艺移除，使得通道层212在选择性蚀刻工艺之后实质上保持完整。选择性蚀刻工艺可以随应用而使用湿蚀刻剂或干蚀刻剂。在任一情况下，蚀刻剂应对绝缘体或阻挡层210表现出高的蚀刻速度，并对通道层212具有非常低或零的蚀刻速度。例如，在一个实施例中，其中通道层212是InGaAs并且绝缘体或阻挡层210是InAlAs，可以使用由比例约3：1的HCl与水所组成的蚀刻剂。已观察到使用含有3：1的HCl与水的蚀刻剂，InAlAs对InGaAs的蚀刻选择率是高选择性的(即超过2000：1)。用于选择性蚀刻工艺的蚀刻剂可以改变，取决于将被移除的材料。可以在由Materials Science andEngineering 2001、第31期、第1-438页刊载的、Clawson,A.R.等人的“参照III-V族半导体化学蚀刻的指南(GUIDE TO REFERENCES ON III-V SEMICONDUCTOR CHEMICAL ETCHING)”中找到对于III-V族半导体材料的化学蚀刻更有选择性的蚀刻工艺。
可以将绝缘体或阻挡层210从结构中完全移除，以在通道层212和缓冲层208之间形成空隙216，如图2F所示。空隙216可以具有约两倍通道层212厚度的高度。或者，绝缘体或阻挡层210可以被部分移除，即只移除第二沟槽214内出现的绝缘体或阻挡材料，如图2E所示。在任一情况下，通道层212通常是由第一介电层202的侧壁固持，并且与缓冲层208处于实质平行的关系。也就是说，一旦选择性蚀刻工艺完成了，则通道层212的两个相对端分别由第一电介质侧壁202a、202d和202b、202c支撑。通过移除绝缘体或阻挡层210(部分地或完全地)，通道层212由空隙216与缓冲层208实质上隔离(实体地和/或电性地)。结果，将会以其它方式在绝缘体或阻挡层210中或在缓冲层210中发展出的电流泄漏路径不再是问题，因为绝缘体或阻挡层210已被移除。缓冲层208和通道层212之间形成的空隙不仅有助于将电子载流子局限在通道层212中，而且还最小化或避免了关闭状态的漏电流，这又改良了晶体管完全关闭的能力。
在方块112，一旦间隙216已形成而将缓冲层208与通道层212实体地和电性地隔离，则闸极介电层218全部围绕第二沟槽214内暴露出的通道层212而选择性地形成，如图2G所示。在一个实施方式中，通道层212的两个相对端之间至少一部分由栅极介电层218包覆。具体来说，第二沟槽214内暴露出的通道层212顶表面、底表面、及两个相对侧面由栅极介电层218覆盖。栅极介电层218可以是氧化物、氮化物、或使用以下所列材料的单层膜。或者，栅极介电层218可以是包含两层或更多层的膜堆叠，其中这些层可以是像氧化物和氮化物的材料的任意组合、或是以下所列的材料的任意组合。在一个实施方式中，栅极介电层218可以是介电值大于约3.9的高介电常数电介质材料。适用于栅极介电层218的材料可以包括，但不限于：氧化铪(HfOx)、氧化硅铪(HfSiOx)、氧氮化硅铪(HfSiOxNy)、氧化铝铪(HfAlOx)、氧化铝(Al2O3)、五氧化二钽(Ta2O5)、二氧化钛(TiO2)、氧化锆(ZrO2)、氧化锆铪(HfZrO2)、氧化镧(La2O3)、氧化钇(Y2O3)，以及上述材料的铝酸盐和硅酸盐。栅极介电层218可以是其它适当的材料，例如钛铝合金、钽铝合金、氮化钛、氮化硅钛、氮化铝钛、氮化钽、氮化硅钽、氮化铪、氮化硅铪、氮化铝、或上述材料的组合。可以依将要形成的层的材料使用适当的工艺，例如原子层沉积(ALD)技术、湿或干热氧化工艺、化学气相沉积(CVD)技术、等离子体增强化学气相沉积(PECVD)技术、物理气相沉积(PVD)技术、或上述工艺的组合，以形成栅极介电层218。栅极介电层218可以具有用于MOS器件的适当P型功函数或适当N型功函数。
在一些实施方式中，一旦形成了全部围绕通道层212的栅极介电层218，则间隙216和第二沟槽214可以如图所示保持开放，或者可以使用牺牲电介质材料填充并覆盖，以暂时地保护结构。牺牲电介质材料可以是有机或无机的，而且关键的要求是与下述的简易金属栅极处理相容并可于后续轻易移除而不会损坏结构(包括缓冲层208和通道层212)。牺牲电介质材料可以包括，但不限于：氧化物、硅氧化物、硅二氧化物、硅氮化物、或诸如聚酰亚胺和聚芳醚之类的有机聚合物及上述的组合或均等物。或者，牺牲电介质材料的施加可以在间隙216形成之后但在栅极介电层218形成之前进行。
在方块114，金属栅极220实质上全部围绕栅极介电层218的至少一些暴露表面形成，如图2H所示。具体来说，金属栅极220绕第二沟槽214内暴露的栅极介电层218的顶表面、底表面、及两个相对侧面而形成。利用包覆的金属栅极结构的晶体管器件可有利地缩放给定尺寸和长度的通道层212的接触面积。通过围绕栅极介电层218(并因此围绕通道层212)，即使鉴于短通道效应，金属栅极220也可以对通道层212施加更多的控制，并且除其它部件以外，金属栅极220还更好地控制晶体管器件的开启和/或关闭状态。
金属栅极220横越通道层212而为栅极堆叠结构界定出源极区222和漏极区224。所得的源极区222和漏极区224形成在通道层212的相对侧上。源极区222和漏极区224可以使用离子植入工艺以n型杂质(诸如Si)或P型杂质(诸如Zn或Mg)掺杂。离子植入工艺可以在金属栅极220形成之后进行，或是在通道层212的沉积生长过程中或之后进行。可以执行退火工艺，以活化源极和漏极区222、224中的掺杂物。金属栅极220通过控制施加到金属栅极220的电压而允许或切断从源极区222流到漏极区224的电流。金属栅极220可以具有适合为正在处理中的半导体器件提供合适功函数的厚度。例如，金属栅极220可以具有约10埃至几百的厚度，例如约至约
在各种实施方式中，金属栅极220可以包括金属、金属合金、金属氮化物、金属硅化物、或金属氧化物。在一些实施方式中，金属栅极220可以含有钛、钛铝合金、钽、钽铝合金、氮化钛、氮化硅钛、氮化铝钛、氮化钽、氮化硅钽、氮化铪、氮化硅铪、氮化铝、氧化铝、钨、铂、铝、钌、钼、其它导电材料、或上述材料的组合。应当理解的是，金属栅极220不必一定是单一的材料，而是可以包含使用以上讨论的材料的薄膜的复合堆叠。在一些实施方式中，金属栅极220的复合堆叠可以进一步包括多晶硅。可以依将要形成的层的材料使用适当的工艺，例如原子层沉积(ALD)技术、化学气相沉积(CVD)技术、等离子体增强化学气相沉积(PECVD)技术、物理气相沉积(PVD)技术、或上述技术的组合，以形成金属栅极220。
假使在金属栅极形成之前使用牺牲电介质材料填充并覆盖间隙216和第二沟槽214，则可以将硬掩模层沉积在牺牲电介质材料上并使用光刻法(photolithography)和蚀刻工艺图案化，以将所期望的沟槽图案转移到牺牲电介质材料中。沟槽图案可以比栅极介电层218的直径较不宽。之后，可以使用任何适当的工艺蚀刻掉牺牲电介质材料，例如反应离子蚀刻或其它非等向性蚀刻技术，以为后续的金属栅极220处理暴露出栅极介电层218。在形成包覆的金属栅极之后，可以移除牺牲电介质材料，而且可以依需要进一步处理基板200，以形成完成晶体管的栅极堆叠结构所需的任何附加结构或特征。
为了提高晶体管器件的电流能力，在一些实施方式中可以采用多通道栅极堆叠结构。图3绘示依据本公开内容的实施方式的示例性简化多通道栅极堆叠结构301的立体图。多通道栅极堆叠结构301可以通过提供上面形成有第一介电层302的基板300来形成。基板300和第一介电层302可以是与以上关于图1讨论的基板200和第一介电层202所使用的相同的材料。第一沟槽304可以与上面讨论的方块104类似的方式形成在第一介电层302中。第一沟槽304应具有足以形成所期望数量的通道层的高度或厚度，以适于多通道栅极堆叠。
然后使用III-V族半导体化合物的多堆叠层结构以类似于以上讨论的方块106的方式填满第一沟槽304。在一个实施方式中，III-V族半导体化合物的多堆叠层结构可以至少包括形成于基板300上方的缓冲层308、及多个交替形成在缓冲层308上的绝缘体或阻挡层与通道层，直到获得所期望数量的通道层。在一个实施方式中，第一沟槽304填充有形成在缓冲层308上的第一绝缘体或阻挡层(未图示)、形成在第一绝缘体或阻挡层上的第一通道层312、形成在第一通道层312上的第二绝缘体或阻挡层(未图示)、形成在第二绝缘体或阻挡层上的第二通道层316、形成在第二通道层316上的第三绝缘体或阻挡层(未图示)、及形成在第三绝缘体或阻挡层上的第三通道层320。缓冲层308、第一、第二及第三绝缘体或阻挡层、以及第一、第二及第三通道层312、316、320可以是与使用以上关于方块106讨论的任何适当沉积技术形成的缓冲层208、绝缘体或阻挡层210、及通道层212相同的材料。
一旦III-V族半导体化合物的多堆叠层结构已被填充在第一沟槽304内，则在第一介电层302中形成第二沟槽322，以在第二沟槽322内部分暴露出该多个绝缘体或阻挡层及通道层。第二沟槽322可以具有约为该多个绝缘体或阻挡层及通道层的总高度的厚度或高度。类似地，第二沟槽322可以在实质垂直于第一沟槽304方向的方向上横向延伸。之后，将第一和第二沟槽304、322内暴露出的所有第一、第二及第三绝缘体或阻挡层移除，如图3所示。或者，可以只有第二沟槽304内暴露的第一、第二及第三绝缘体或阻挡层从多通道栅极堆叠结构301中移除。在任一种情况下，使用如以上关于方块110讨论的选择性蚀刻工艺移除绝缘体或阻挡层，使得第一、第二及第三通道层312、316、320在选择性蚀刻工艺之后实质上仍保持完整。在选择性蚀刻工艺完成时，以类似于在方块110讨论的那些方式由第一介电层302将第一、第二及第三通道层312、316、320保持彼此平行。也由空隙将第一、第二及第三通道层312、316、320彼此分隔。
通过从多通道栅极堆叠结构301移除所有的绝缘体或阻挡层，各通道层312、316、320便实体地与缓冲层308隔离(即不与缓冲层308接触)。结果，将会以其它方式在绝缘体或阻挡层中或在缓冲层308中发展出的电流泄漏路径不再是问题，因为绝缘体或阻挡层已被移除。缓冲层208与各通道层312、316、320之间形成的空隙不仅有助于将电子载体局限在各通道层312、316、320中，而且还最小化或避免了关闭状态的漏电流，这又改良了晶体管完全关闭的能力。
本公开内容的实施方式提供一种通过将通道层与缓冲层实体隔离来控制栅极堆叠结构的电流泄漏的有效方法。与具有形成在通道层和缓冲层之间并与通道层和缓冲层实体接触的绝缘体或阻挡层的传统栅极堆叠结构相反，本公开内容提出从栅极堆叠结构选择性移除绝缘体或阻挡层。因此，由于移除了绝缘体或阻挡层，通道层和缓冲层由所形成的空隙而实体上彼此隔离。结果，会以其它方式在绝缘体或阻挡层中或在缓冲层中发展出的电流泄漏路径不再是问题，因为在通道层和缓冲层之间没有设置绝缘体或阻挡层。形成在缓冲层与通道层之间的空隙不仅有助于将电子载流子局限在通道层中，而且还最小化或避免了关闭状态的漏电流，这又改良晶体管完全关闭的能力。
虽然前述是针对本公开内容的实施方式，但在不脱离本公开内容的基本范围下可以设计出本公开内容的其它的和进一步的实施方式。

Claims (15)

1.一种形成半导体器件的方法，所述方法包含以下步骤：
在形成于基板上的介电层中形成第一沟槽，以暴露出所述基板的表面；
在所述第一沟槽内形成多堆叠层结构，包含以下步骤：
在所述基板的所述表面上方形成第一半导体化合物层；
在所述第一半导体化合物层上形成第二半导体化合物层；及
在所述第二半导体化合物层上形成第三半导体化合物层，其中所述第二半导体化合物层具有比所述第一半导体化合物层和所述第三半导体化合物层的蚀刻抗性更低的对抗蚀刻剂的蚀刻抗性；
在所述介电层中形成第二沟槽，以部分暴露出至少所述第二半导体化合物层和所述第三半导体化合物层，其中所述第二沟槽在实质垂直于所述第一沟槽方向的方向延伸；以及
选择性移除所述第二半导体化合物层，使得所述第一半导体化合物层由空隙与所述第三半导体化合物层隔离。
2.如权利要求1所述的方法，其中所述第一半导体化合物层、所述第二半导体化合物层、及所述第三半导体化合物层是由III-V族半导体化合物、II-VI族半导体化合物、II-VI族半导体化合物、来自II-VI族或III-V族的二元化合物、来自II-VI族或III-V族的三元化合物、来自II-VI族或III-V族的四元化合物、或上述化合物的混合物或组合形成。
3.如权利要求2所述的方法，其中所述第一半导体化合物层包含InAlAs、InP、InGaAs、InAs、InSb、GaAs、AlAs、或GaSb。
4.如权利要求2所述的方法，其中所述第二半导体化合物层包含AlAsSb、InAlAs、AlGaAs、InP、或InAlSb，并且所述第三半导体化合物层包含InAs、InGaAs、InGaSb、InP、InAlSb、GaSb、Ge或SiGe。
5.如权利要求2所述的方法，其中所述第三半导体化合物层为InGaAs，并且所述第二半导体化合物层为InAlAs。
6.如权利要求1所述的方法，其中选择性移除的所述第二半导体化合物层仅移除所述第二沟槽内暴露出的第二半导体化合物层。
7.如权利要求1所述的方法，所述方法进一步包含以下步骤：
形成栅极介电层，所述栅极介电层全部围绕所述第二沟槽内暴露的所述第三半导体化合物层；以及
形成金属栅极，所述金属栅极全部围绕所述栅极介电层的至少一部分暴露表面。
8.一种半导体器件，所述半导体器件包含：
第一电介质区域，所述第一电介质区域设置在基板的表面上，所述第一电介质区域具有从所述第一电介质区域的顶表面向上延伸的两个相对部分，并且所述两个相对部分界定第一沟槽，所述第一沟槽位于所述两个相对部分之间；
第二电介质区域，所述第二电介质区域设置在所述基板的所述表面上，所述第二电介质区域具有从所述第二电介质区域的顶表面向上延伸的两个相对部分，并且所述两个相对部分界定第二沟槽，所述第二沟槽位于所述两个相对部分之间；
第一III-V族半导体化合物层，所述第一III-V族半导体化合物层设置在介于所述第一电介质区域和所述第二电介质区域之间的所述基板的所述表面上方；
第二III-V族半导体化合物层，所述第二III-V族半导体化合物层设置在所述第一III-V族半导体化合物层上方，并且由空隙与所述第一III-V族半导体化合物层隔离，其中所述第二III-V族半导体化合物层的相对端被支撑在所述第一电介质区域的所述两个相对部分与所述第二电介质区域的所述两个相对部分之间；
栅极介电层，所述栅极介电层在所述相对端之间包覆所述第二III-V族半导体化合物层的暴露表面；以及
金属栅极，所述金属栅极被设置为实质全部围绕至少一部分的所述栅极介电层。
9.如权利要求8所述的半导体器件，其中所述空隙具有高度，所述高度约所述第二III-V族半导体化合物层的厚度的两倍。
10.如权利要求8所述的半导体器件，其中所述第二III-V族半导体化合物层的暴露表面通过所述第一构槽和所述第二沟槽暴露于空气。
11.如权利要求8所述的半导体器件，其中所述第一III-V族半导体化合物层及所述第二III-V族半导体化合物层是由III-V族半导体化合物、II-VI族半导体化合物、II-VI族半导体化合物、来自II-VI族或III-V族的二元化合物、来自II-VI族或III-V族的三元化合物、来自II-VI族或III-V族的四元化合物、或上述化合物的混合物或组合形成。
12.如权利要求11所述的半导体器件，其中所述第一III-V族半导体化合物层包含InAlAs、InP、InGaAs、InAs、InSb、GaAs、AlAs、或GaSb，并且所述第二III-V族半导体化合物层包含InAs、InGaAs、AlGaAs、InP、InGaSb、InP、AlSb、Ge或SiGe。
13.一种由工艺制备的半导体器件，所述工艺包含以下步骤：
在设置于基板上的介电层中形成第一沟槽，以在所述第一沟槽内暴露出所述基板的表面；
在所述第一沟槽内于所述基板的所述表面上方形成第一半导体化合物层；
在所述第一半导体化合物层上形成第二半导体化合物层；
在所述第二半导体化合物层上形成第三半导体化合物层，其中所述第二半导体化合物层具有比所述第一半导体化合物层和所述第三半导体化合物层的蚀刻抗性更低的对抗蚀刻剂的蚀刻抗性；
在所述介电层中形成第二沟槽，以部分暴露出至少所述第二半导体化合物层和所述第三半导体化合物层，其中所述第二沟槽在实质垂直于所述第一沟槽方向的方向上延伸；以及
选择性移除所述第二半导体化合物层，使得所述第一半导体化合物层由空隙与所述第三半导体化合物层隔离。
14.如权利要求13所述的半导体器件，其中所述第一半导体化合物层、所述第二半导体化合物层、及第三半导体化合物层是选自由III-V族半导体化合物、II-VI族半导体化合物、II-VI族半导体化合物、来自II-VI族或III-V族的二元化合物、来自II-VI族或III-V族的三元化合物、来自II-VI族或III-V族的四元化合物、或上述化合物的混合物或组合所组成的群组。
15.如权利要求13所述的半导体器件，所述半导体器件进一步包含：
形成栅极介电层，所述栅极介电层全部围绕所述第二沟槽内暴露的所述第三半导体化合物层；以及
形成金属栅极，所述金属栅极全部围绕所述栅极介电层的至少一部分暴露表面。
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