CN106462177A - 可自同步网络 - Google Patents
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Abstract
本发明涉及一种包括多个节点的可同步网络。本发明具体涉及大规模网络中的时钟分布和自组织的同步。本发明还涉及一种用于使包括多个节点的网络同步的方法。本发明的目的在于提供一种用于使包括多个互连节点的网络同步的解决方案，其提供稳定的同步状态，尤其对于大规模网络。这个目的被实现，其中所述网络的每个互连的信号传输速度和长度被配置成引起由一个节点从所述互连的另一个节点接收的信号的延迟，所述延迟大于接收节点的可控振荡器的自由运行周期的百万分之一，使得在与所述网络的另一个节点互动中以连续自组织的过程针对所述网络的全部节点实现振荡的全网络同步。
Description
技术领域
本发明涉及一种包括多个节点的可同步网络。本发明具体涉及大规模网络中的时钟分布和自组织的同步，所述大规模网络如高性能多处理器芯片上***(MPSoC)架构、移动通信中的大规模多输入多输出(MIMO)***、多核处理器应用或GPU同步。
本发明还涉及一种用于使包括多个节点的网络同步的方法。
背景技术
MPSoC由亚微米半导体装置制造技术启用，其已经变成现代通信和计算***的关键部件。近来，将一个或多个处理核芯集成在单个硅裸片中的趋势已经发展加快，其受助于机械占据面积、计算性能、能量和成本效率方面的有前景的益处。因此，增加核芯的数目通过平行处理直接转变成高性能并且相比于单核解决方案转变成高效率。
现今，成千上万个核芯被集成在一个单芯片上。为了确保稳定并定义完善的***，一种常见的同步策略是分开处理块的计时。全局异步局部同步(GALS)计时产生简化的时钟树并且允许芯片上时钟生成以使所需的I/O引脚数目最小化。因此，异构MPSoC内的时钟频率和供应电压可按每个核芯进行动态调整。然而，GALS计时技术的灵活性、可扩展性和其它益处伴随由不相连的时钟域之间的另外通信延迟引起的性能代偿。这恰好描述了GALS方法的瓶颈。
相比之下，对于高性能微处理器来说，使用如图1所示的全局同步设计，其中计时网络(13)的全部核芯(11)共用一个主时钟(12)。与GALS计时相比，核芯之间的通信延迟被显著减小。考虑下一代MPSoC，必须对很大的芯片区域进行同步计时。实施基于主时钟的时钟树(参见图1)，MPSoC内的时钟信号必须在数毫米范围内被传输，这是速度、功率和可靠性的众所周知的瓶颈。此外，传统的全局同步计时电路对于具有许多核芯、不断增大的芯片尺寸和电线引发的延迟的大型MPSoC来说已经变得很困难。此外，时钟树消耗大量功率，功率对于移动通信***来说至关重要。
GALS和全局同步设计这两种计时技术在如大规模多输入多输出(MIMO)***和MPSoC等的大规模网络上达到了其极限。
网络同步和时钟分布的另一种策略涉及分布式网络节点在不存在夹带的主时钟的情况下的自组织的同步。
“Mutually connected phase-locked loop networks:dynamical models anddesign parameters”by F.M.Orsatti,R.Carareto,J.R.C.Piqueira,IET CircuitDevices Syst.,2008,Vol.2,No.6,pp.495-508涉及通过使用相互连接的架构而非主从型架构来分布时钟信号。以数字方式研究相互连接的数字PLL网络的数学模型；其中相位检测器的类别限于JK触发器相位检测器和电荷泵相位检测器。在Orsatti等人中所述的装置的情况下，不可能通过XOR PD来建立具有三个或更多个节点的相互连接的网络。此外，明确地忽略信号传输时间。根据单独的节点参数和网络连接性，考虑节点是具有非线性耦合条件的非线性振荡器，推断出同步状态存在的条件。
“Multiple synchronous states in static delay-free mutually connectedPLL networks”by F.M.Orsatti,R.Carareto,J.R.C.Piqueira,Signal Processing 90(2010)2072-2082涉及数字相位锁定环路的相互连接的网络。以数字方式研究相互连接的数字PLL网络的数学模型，其中相位检测器的类别限于JK触发器相位检测器。甚至对于不具有延迟的静态网络，所述网络也可存在不同的同步状态。
然而，这些论文处理振荡器之间不存在时间延迟或时间延迟可忽略的网络。而且，在这两篇论文中，相位检测器的类别限于JK触发器和/或电荷泵相位检测器。因此，论文中提出的解决方案不包括具有不同类型的相位检测器的网络并且不能应用于网络节点之间展现出很大的时间延迟的网络。
WO 2013/178237 A1涉及一种互连的通信节点的通信网络，每个节点包括振荡器，所述振荡器相互耦合至其它通信节点的振荡器。所述振荡器生成周期性同步脉冲。通信节点进一步包括：传输器，所述传输器用于将同步脉冲传输至其它通信节点；接收器，其用于从其它通信节点接收同步脉冲；以及同步单元，其用于通过在从其它通信节点接收到同步脉冲时调整由振荡器生成的同步脉冲的相位，而使由振荡器生成的同步脉冲的相位与从其它通信节点接收的同步脉冲的相位同步。同步单元以如下方式调整由振荡器生成的同步脉冲的相位：针对通信网络的全部通信节点实现保证的全网络同步。
然而，WO 2013/178237A1明确地将通信节点之间的同步脉冲的传输时间延迟限于振荡器周期的八分之一。因此，本公开不为展现出超过振荡器周期的八分之一的传输时间延迟的网络(即，高度集成的芯片网络)提供合适的解决方案。此外，这个解决方案假定脉冲耦合。需要随机同步脉冲发射来保证同步。因此，这个解决方案不适于利用时间连续的耦合来进行时钟分布。
US 2009/183019 A1涉及一种具有多个时钟岛的***，每个时钟岛由共同的时钟发生器计时。预定量的时钟偏斜可由可编程的延迟元件引入以随着时间抹除相应逻辑的瞬时电源电流需求。此外，出于信息传输目的，使用另外的延迟器来补偿不同时钟岛之间的时钟偏斜。
因此，US 2009/183019 A1的目的在于使用可编程的延迟元件在具有单个时钟发生器的***中建立时钟偏斜。
发明内容
本发明的目的是提供一种用于使包括多个互连节点的网络同步的解决方案，其提供稳定的同步状态，尤其对于大规模网络。
此处，同步状态涉及在网络节点之间具有与时间无关的相位差的网络的任何状态。在这样一个网络中，网络的每个节点从另一个节点接收至少一个输入并且将其输出传输至至少另一个节点。
这个目的使用根据独立设备技术方案所述的节点网络和根据独立方法技术方案所述的使网络同步的方法实现。
本发明涉及一种包括多个互连节点的网络。所述节点包括可控振荡器，所述可控振荡器生成时间连续的同步信号用于使网络的多个互连节点同步。所述节点进一步包括控制器，所述控制器用于比较由可控振荡器生成的时间连续的同步信号的相位与从网络的另一个节点接收的外部时间连续的同步信号的相位并且通过调整由可控振荡器生成的时间连续的同步信号的频率而使该两个相位同步。从网络的另一个节点接收的外部时间连续的同步信号相对于由另一个节点传输的时间连续的同步信号被延迟一段时间延迟。这类延迟可实现用于实现这类***中的同步状态的功能。所述时间延迟可为由通过另一个节点进行的外部时间连续的同步信号的传输与通过该节点进行的外部时间连续的同步信号的随后接收之间的传输时间引起的传输时间延迟。所述传输时间延迟可通过调整传输同步信号的连接的长度以及考虑信号传输速度而进行调谐。所述时间延迟除包括传输时间延迟之外还可包括任何可调谐的另外的时间延迟。
控制器反复地调整由可控振荡器生成的时间连续的同步信号的频率，使得针对网络的全部节点实现振荡器的全网络同步。所述同步因此通过网络中的节点互动而以连续的自组织的过程实现。
控制器可为具有由可调谐振荡器生成的时间连续的同步信号的反馈的任何控制***。
具体地说，控制器与可控振荡器组合可形成相位锁定环路(PLL)。PLL是能够通过评估相互的相位差并相应地调整其频率而使其同步信号同步的电子部件。控制器则包括相位检测器(PD)和环路滤波器(LF)。可控振荡器可为电压受控的振荡器(VCO)。相位检测器比较外部时间连续的同步信号的相位与由可控振荡器生成的时间连续的同步信号的相位。可调谐的信号逆变器可被放置在可控振荡器与相位检测器之间的反馈路径中和/或可控振荡器与至少另一个节点的输入之间的每个输入路径和/或输出路径中。
下文使用模拟PLL作为实例来描述相互耦合的PLL的模型。本发明不限于模拟PLL。
VCO输出具有恒定振幅的正弦曲线，在不失去一般性的情况下，其可被设置为1，
xk(t)＝sinφk(t) (1)
其中φk(t)表示振荡信号的相位并且k＝1，2为PLL编索引。相位检测器将VCO的外部输入信号xl与输出信号xk相乘。例如由PLL之间的传输时间延迟和/或可调谐的另外的时间延迟引起的时间延迟由所接收信号的延迟τ作出解释。此外，VCO与PD之间的反馈延迟由VCO信号中的延迟τf作出解释。然而，反馈延迟可为零。
根据LF的脉冲响应p(u)，这个信号由环路滤波器过滤
LF的输出为VCO生成控制信号。VCO的动态频率由其本征频率ω给出，本征频率ω由控制信号调制，
其中表示φk的时间导数并且KVCO是VCO的灵敏度。在方程式(2)中，包含相位差的第一项描述了信号的低频率分量，而包含相位总和的第二项描述了高频率分量。将LF逼近为理想，我们在方程式(2)中省略了高频率分量。因此，VCO的动态频率由以下方程式给出：
其中K＝KVCO/2是耦合强度并且具有频率维数。包含相位差的余弦函数被称为耦合函数。这是两个相互延迟耦合的PLL的闭合相位方程式。
方程式(5)可被扩展为在耦合的振荡器之间具有延迟的N个延迟耦合的PLL的相位模型。标准的最先进技术PLL仅处理单个输入信号。控制器则比较由可控振荡器生成的时间连续的同步信号与从网络的多个其它节点接收的外部时间连续的同步信号的相位并且通过调整由可控振荡器生成的时间连续的同步信号的频率而使该两个相位同步。
本发明的一个方面涉及一种组合器，所述组合器用于组合从网络的其它节点接收的外部时间连续的同步信号以生成组合的外部时间连续的同步信号。相位检测器比较由可控振荡器生成的时间连续的同步信号的相位与组合的外部时间连续的同步信号的相位。所述组合器可为相位检测器(PD)的部分。所述组合器可为非反相加法器。相位检测器(PD)可为用于模拟信号的乘法器或用于数字信号的异或门。另选地，相位检测器(PD)可单个地比较由可控振荡器生成的时间连续的同步信号的相位与每个外部时间连续的同步信号的相位以生成多个相位检测器信号。所述组合器然后组合相位检测器信号以控制可控振荡器。
N个耦合的模拟PLL的相位模型读取为：
PLL之间的连接由耦合矩阵D＝(dkl)描述，同时dkl∈{0，1}，其中dkl＝1指示k与l之间的连接。耦合强度由输入信号的数目正规化。耦合矩阵的两个实例是针对N＝4的振荡器的全局耦合和针对具有周期性边界条件的2×2格子上的最近的相邻者耦合而给出：
对于全局同相同步状态，全部振荡器的相位满足
其中Ω表示同步状态的集体频率。所述集体频率Ω满足
Ω＝ω+K cos(Ω[τ-τf]) (9)
其中并且这个结果在不存在不相连的节点集合的情况下对于任何耦合拓扑是有效的。
本发明的一个方面涉及调谐耦合的PLL之间的时间延迟。对于耦合的同步器之间的任意时间延迟，无法实现具有全局频率Ω的稳定的同相解决方案方程式(8)。时间延迟是设计参数并且可通过另外的延迟器和网络的设计来调谐。节点可包括用于对传输时间延迟引发另外的时间延迟的延迟器。时间延迟有效地对同步信号引发频率相依的相移，并且如果被适当调谐，则改变耦合性质使得稳定的同步状态变成可能。延迟器可为适于引发这类相移的任何构件。延迟器可能需要针对每个输入路径进行具体调谐。
时间延迟可为可控振荡器的周期的数量级。具体地说，其可超过可控振荡器的周期的八分之一。因此，可使具有大的延迟的网络同步。
节点可进一步包括反馈延迟器，所述反馈延迟器用于引发可控振荡器与相位检测器之间的反馈路径中的反馈延迟τf。所述反馈延迟可补偿时间延迟。节点可进一步在可控振荡器与相位检测器之间的每个输入路径和/或反馈路径中包括可调谐信号逆变器，和/或在可控振荡器之间的输出路径中包括可调谐信号逆变器以引发信号逆变。集体频率则取决于时间延迟τ与反馈延迟τf之间的差。
此外，时间延迟τ可经过调谐使得其使扰动响应速率λ最小化以便达到如将进行说明的具有最大稳定性的同相同步状态。
对于被扰动qk(t)所扰动的相位，
其中ε较小，在ε＝0时，方程式(6)至ε的一阶的泰勒展开产生扰动的线性动态，
其中
α＝K sin(Ω[τ-τf]) (12)
将指数拟设qk(t)＝ckeλt代入方程式(11)中，其中λ是复数，特性方程式由以下方程式给出：
其中是LF的脉冲响应p(u)的拉普拉斯变换。同相同步状态方程式(8)在且仅在方程式(13)的全部解为Re(λ)＜0的情况下才是线性稳定的。在不具有时间延迟τ和反馈延迟τf的情况下，可能不存在稳定的同步：对于τ-τf＝0，方程式(12)暗指α＝0并且方程式(13)仅允许解为λ＝0。这指示中性稳定性，其中任何小的扰动存留。因此，仅时间延迟τ与反馈延迟τf之间的非零差允许稳定的同相同步状态。应当注意的是，同相同步的两个不利效果(不吸引人的耦合，由传输延迟引发的时间延迟)的组合产生期望的技术效果。
λ的解可通过以向量形式重新书写方程式(13)而获得
其中c＝(cl，..cN)T并且正规化的耦合矩阵其中对于任何解λ，方程式(14)左手边的标量系数是的特征值。因此，对方程式(14)求解的策略是对求解。对应的特征向量c与其线性动态解耦的集体扰动模式相关。
规格未必相同的N个耦合的PLL的相位模型的一般化读取为
此处，ωk是本征频率，Kk是耦合强度，pk是LF的脉冲响应，hk是耦合函数(其周期为2π)，τf，k是PLL k的反馈延迟并且τkl是PLL k与l之间的时间延迟。
PLL之间具有与时间不相关的相位差的同步状态由以下方程式给出：
φk(t)＝Ωt+βk (16)
其中Ω表示集体频率并且βk是PLLk的相位偏移。如果这样的状态存在，那么集体频率Ω和相位偏移βk满足以下N方程式：
其中k＝1，...，N并且Δkl＝βk-βl。对于被扰动qk(t)所扰动的相位，
φk(t)＝Ωt+βk+εqk(t) (18)
其中ε较小，在ε＝0时，方程式(15)至ε的一阶的泰勒展开产生扰动的线性动态，如之前所示，扰动响应速率λ的特性方程式可被获得为：
其中h′k表示hk相对于其扩充的导数。
为了使同步状态稳定，必须实现上述λ的相同条件。
因此，对于期望的集体频率Ω来说，与反馈延迟τf，k组合的时间延迟τkl可经过调谐使得最大的扰动衰减可通过最优化扰动响应速率λ来实现，参见方程式(19)。此外，用于最优化扰动响应速率λ的其它设计参数是可控振荡器的自由运行频率ωk、耦合强度Kk、耦合函数hk、以及控制器内的滤波器(即，环路滤波器)的脉冲响应pk(u)。
对于其中单个PLL的规格仅稍微变化的***来说，***行为可通过将本征频率ωk、耦合强度Kk、耦合函数hk、脉冲响应pk和反馈延迟τf，k设置为与k无关的值而被很好地逼近。对于其中PLL之间的互连的规格仅稍微变化的***来说，***行为可通过将时间延迟τkl设置为与k和l无关的值而被很好地逼近。
本发明的一个方面涉及通过调谐环路滤波器的截止频率而最优化扰动响应。一大类的环形滤波器可通过由伽马分布给出的脉冲响应p(t)来进行描述，
其中Γ是伽马函数，a对应于所使用的环路滤波器的阶数，并且与b一起，根据ωc＝(ab)-1确定截止频率ωc。滤波器的传递函数由以下方程式给出：
时间连续的同步信号可为数字信号或模拟信号。节点可为计时节点并且时间连续的同步信号可为用于对装置计时的时钟信号。本发明进一步涉及一种包括连续耦合的多个互连节点的网络。所述网络可被设计成产生期望的扰动响应速率和/或集体频率。所述网络的设计参数为节点与另一个节点之间的距离，其促成时间延迟。对应于最优的扰动响应速率的所述时间延迟可通过只调整距离和/或由延迟器引发的另外的时间延迟而实现。
本发明进一步涉及一种用于使包括多个互连节点的网络同步的方法。所述方法包括在每个节点中生成时间连续的同步信号；将每个节点的时间连续的同步信号传输至网络的至少一个其它相应节点；在每个节点中从网络的所述至少另一个节点接收延迟的外部时间连续的同步信号；以及在每个节点中通过反复调整时间连续的同步信号的频率而使时间连续的同步信号的相位与从所述至少一个其它节点接收的外部时间连续的同步信号的相位同步，使得以连续的自组织的过程针对网络的全部节点实现全网络同步。
对于具有XOR PD的数字PLL的情况，耦合函数h被给定为h(Φ)＝Λ(Φ)，其中Λ是三角函数，其傅里叶表示由以下方程式给出：
对于单个PLL的规格相同和PLL之间互连以及反馈路径中不存在延迟的情况，同相同步状态的集体频率Ω满足
Ω＝ω+KΛ(Ωτ) (23)
针对这种情况的扰动响应的特性方程式由以下方程式给出：
附图说明
本文在下文中通过示例性实施例并且参考附图更详细地描述根据本发明的网络、节点和相关方法，在附图中：
图1示出了一种用于在包括主时钟的全局同步网络上进行时钟分布的现有技术方法；
图2示出了包括相互延迟耦合的节点的动态计时网络的一般方法，所述节点能够以根据本发明的自组织的方式而全局同步；
图3示出了根据第一实施例的网络节点的方框图，所述网络节点包括具有延迟输入的PLL；
图4示出了根据第二实施例的网络节点的方框图，所述网络节点包括具有延迟输入的延迟耦合的PLL并且在输入路径中包括另外的延迟器；
图5示出了根据第三实施例的网络节点的方框图，所述网络节点包括具有延迟输入的延迟耦合的PLL、用于每个输入的另外的延迟器和用于组合多个相位检测器信号的组合器；
图6示出了根据第四实施例的网络节点的方框图，所述网络节点包括具有延迟输入的延迟耦合的PLL、用于每个输入的另外的延迟器和用于组合多个输入信号的组合器；
图7示出了根据第五实施例的网络节点的方框图，所述网络节点包括具有延迟输入的延迟耦合的PLL以及反馈延迟器和可调谐逆变器；
图8示出了图表，其示出针对延迟耦合的模拟PLL的***的同相和反相同步状态的全局频率对传输延迟；以及
图9示出了图表，其示出使用依据时间变化的Kuramoto有序参数测量的全局同步；
图10示出了图表，其示出针对延迟耦合的模拟PLL的***的扰动响应速率对传输延迟；以及
图11示出了图表，其示出针对延迟耦合的模拟PLL的***的环路滤波器的不同截止频率的扰动响应速率对传输延迟。
图12示出了图表，其示出两个延迟耦合的数字PLL的***中同相和/或相位锁定的反相同步状态的全局频率对传输延迟；
图13示出了图表，其示出在可控振荡器和相位检测器之间的反馈路径中具有主动逆变器的两个延迟耦合的数字PLL的***中同相和相位锁定的反相同步状态的全局频率对传输延迟；
图14示出了图表，其示出针对两个延迟耦合的数字PLL的***的扰动响应速率对传输延迟；
图15示出了图表，其示出在可控振荡器和相位检测器之间的反馈路径中具有主动逆变器的两个延迟耦合的数字PLL的***的扰动响应速率对传输延迟；
图16示出了图表，其示出在具有周期性边界的3×3正方形格子上的九个延迟耦合的数字PLL的***中同相和相位锁定的同步状态的全局频率对传输延迟；
图17示出了图表，其示出在具有开放边界的3×3正方形格子上的九个延迟耦合的数字PLL的***中同相和相位锁定的同步状态的全局频率对传输延迟；
图18示出了根据第六实施例的网络节点的方框图，所述网络节点包括具有延迟输入的PLL并且在可控振荡器的输出与至少另一个节点的相位检测器之间包括可调谐逆变器；
图19示出了根据第七实施例的网络节点的方框图，所述网络节点包括具有延迟的输入的PLL并且在可控振荡器与相位检测器之间的反馈路径中以及在输出路径中包括可调谐逆变器；
图20示出了根据第八实施例的动态计时网络的方法，所述动态计时网络包括具有单向和双向两种互连的延迟耦合的节点，所述延迟耦合的节点能够以自组织的方式全局同步；
图21示出了根据第九实施例的网络节点的方框图，所述网络节点包括具有延迟输入的PLL并且在输出路径中具有另外的延迟器；
表1示出了其测量值示于图12至15的数字PLL的规格。
表2示出了其测量值示于图16至17的数字PLL的规格。
具体实施方式
图2示出了动态计时网络22，其包括连续延迟耦合的多个互连计时节点21。每个计时节点被实施为PLL。因此，计时网络22是具有连续耦合的相互延迟耦合的PLL的网络。
参考图3，PLL包括相位检测器31、环路滤波器32和生成时间连续的计时信号xk(t)的电压受控的振荡器33。PLL通过调整VCO 33的计时信号的频率而使由VCO生成的计时信号的相位与被延迟由传输延迟器34指示的传输时间延迟τs的外部计时信号xl(t-τs)的相位同步，使得针对动态计时网络的全部计时节点实现VCO的全网络同步。为了这样做，相位检测器31比较外部计时信号xl(t-τs)的相位与由VCO 33生成的计时信号xk(t)的相位以生成相位检测器信号在用环路滤波器32过滤之后，此信号为VCO 33产生控制信号
图4示出了图3的节点，所述节点在输入路径中包括另外的延迟器45以调整时间延迟。传输时间延迟τs和另外的时间延迟τd产生时间延迟τ。相位检测器41比较另外延迟的外部计时信号xl(t-τ)的相位与由VCO 33生成的计时信号xk(t)的相位以生成相位检测器信号在用环路滤波器42过滤之后，此信号为VCO 43产生控制信号通过正确地引发另外的时间延迟，可实现网络的集体频率的稳定解。
图5示出了具有多个外部计时信号x1(t)，x2(t)，x3(t)，...，xn(t)的计时节点。每个输入路径包括单个延迟器551、552、553、554，所述延迟器对由传输延迟器541、542、543、544指示的传输时间延迟引发另外的时间延迟。每个相位检测器511、512、513、514单个地比较由可控振荡器53生成的计时信号xk(t)的相位与每个外部时钟信号的相位以生成多个相位检测器信号。组合器56组合相位检测器信号以生成组合的相位检测器信号来控制可控振荡器。所述组合的相位检测器信号由环路过滤器52过滤以为VCO产生控制信号每个计时节点的PLL因此调整每个VCO的计时信号的频率使得针对动态计时网络的全部计时节点实现VCO的全网络同步。通过对每个输入路径正确地引发单个的另外的时间延迟，可实现网络的集中频率的稳定解。
图6示出了具有多个外部计时信号x1(t)，x2(t)，x3(t)，...，xn(t)的计时节点。每个输入路径包括单个延迟器651、652、653、654，所述延迟器对由传输延迟器641、642、643、644所指示的传输时间延迟引发另外的时间延迟。与如图5所示其中组合器组合多个相位检测器信号的实施例相比，在本实施例中，组合器66组合多个外部计时信号以生成组合的外部计时信号。相位检测器61比较由VCO 63生成的计时信号的相位与组合的外部计时信号的相位以生成相位检测器信号在用环路滤波器62过滤之后，此信号为VCO 63产生控制信号
图7示出了图4的计时节点，所述计时节点包括：反馈延迟器77，其用于在反馈环路中引入时间延迟；可调谐逆变器78，其用于在可控振荡器与相位检测器之间的反馈路径中引入信号逆变；以及可调谐逆变器79，其是在包括相位检测器71、环路滤波器72和VCO 73的PLL的输入路径中。可引发反馈延迟来补偿时间延迟。
在所述实施例中的任一实施例中的个别时间延迟τ为设计参数。如果被正确地选择，那么稳定的同步状态可如将参考图8所说明的那样实现，图8示出了针对包括作为计时节点的两个模拟PLL的计时网络的依据时间延迟τ变化的同相和反相同步状态的全局频率Ω。反相同步状态由φ1(t)＝φ2(t)-π表征。实线表示稳定的解，并且虚线表示不稳定的解。因此，对于计时网络的期望的全局频率，可针对VCO的给定的自由运行频率选择时间延迟以便实现网络的期望的同步状态和全局频率。如果没有引发另外的时间延迟，那么传输时间延迟对应于所述时间延迟。因此，通过相应地选择网络的耦合节点之间的距离，可实现产生稳定的同步状态的传输时间延迟。针对以下***参数示出图8的曲线：VCO自由运行频率ω＝2π×3.55GHz、耦合强度K＝2π×1.11GHz、LF阶数a＝1、LF截止频率ωc＝2π×355MHz。不同解的频率可通过使计时网络从不同的初始相位差演进而获得。例如，对于τ＝0.2×2π/ω，所有初始相位差造成同相同步状态，参见图9，其中有序参数零意指没有同步并且其中值1暗指完全同步。对于其两个解是稳定的时间延迟的值，时钟网络朝向根据其初始条件的一个解演进。此外，时间延迟、本征频率、耦合强度、滤波器响应、反馈延迟和逆变器的状态可经过选择使得使由Re(λ)给出的扰动响应速率最小化，参见方程式(14)。
图10示出了图表，其示出包括作为计时节点的两个模拟PLL的计时网络的扰动响应速率对时间延迟。对应于两个相互耦合的PLL的耦合矩阵由给出，并且具有本征值ζ1＝1和ζ2＝-1。其示出了在稳定的解的区域中对应于相对于扰动响应速率是最优的时间延迟的不同最小值。应当提及的是，对于期望的全局频率，时钟网络的最大扰动衰减可通过同时调整VCO的时间延迟和自由运行频率而实现，其使全局频率的曲线向上或向下移动，参见图8。环路滤波器的耦合强度和截止频率也影响时钟网络的稳定性。针对与图8中相同的参数示出曲线。
图11示出了针对环路滤波器的不同截止频率的计时网络的扰动响应速率对时间延迟，所述计时网络包括作为计时节点的两个模拟PLL。因此，通过正确地调谐与截止频率组合的时间延迟，可实现最小的扰动响应速率。
本发明提出了一种具体针对空间分布式时钟的新颖同步策略。这些时钟通过耦合的相位锁定环路的网络被同步。一个重要特征是相位锁定环路之间的时间连续的耦合的时间延迟，其在存在对于可忽略的时间延迟不允许稳定的同步状态的耦合机构和存在不吸引人的耦合机构的情况下实现同步状态。由于传输时间延迟像WO 2013/178237 A1中所公开的解决方案的情况那样不限于振荡器周期的八分之一，所以节点之间具有较大的时间延迟的网络可被同步。
重要应用是例如高性能MPSoC架构、分布式天线阵列和通过时间连续的信号通信的其它大规模电子计时***。本发明具体提供了一种与现有技术的树结构相比被简化了的时钟网络。同步的网络因此因较短的连接和较小的放大而实现提高的能效。此外，其展现出针对因分散式架构而引起的单个部件的故障的提高的稳健性。此外，同步的网络是针对高质量振荡而设计。同步的网络可使用早已可用的硬件部件实现。因此，这个解决方案结合以新颖方式组合的早已可用的硬件来运作并且此外简化了时钟分布，从而减少功耗并增加可扩展性。
图12示出了针对计时网络的同相和相位锁定(此处为反相)的同步状态的依据时间延迟τ变化的全局频率Ω，所述计时网络包括作为计时节点的两个数字PLL。使用数字PLL的相位模型来获得图12的曲线。它们是针对以下***参数而示出：VOC自由运行频率ω＝2π×1009.5Hz、耦合强度KVCO＝2π×814.5Hz、LF阶数a＝1、LF截止频率ωc＝2π×14Hz。符号示出以具有两个数字PLL的实验装置测得的数据点，所述PLL的规格在图22中给出。
图13示出了针对计时网络的同相和相位锁定(此处为反相)的同步状态的依据时间延迟τ变化的全局频率Ω，所述计时网络包括作为计时节点的两个数字PLL，在可控振荡器和相位检测器之间的反馈路径中具有主动逆变器。图13的曲线是使用数字PLL的相位模型而获得。它们是针对以下***参数而示出：VOC自由运行频率ω＝2π×1009.5Hz、耦合强度K＝2π×814.5Hz、LF阶数a＝1、LF截止频率ωc＝2π×14Hz。符号示出以具有两个数字PLL的实验装置测得的数据点，所述PLL的规格在图22中给出。
图14示出了图表，其示出针对计时网络的扰动相应速率对时间延迟，所述计时网络包括作为计时节点的两个数字PLL。图14的曲线是使用数字PLL的相位模型而获得。它们是针对与图12中相同的参数而示出。符号示出以具有两个数字PLL的实验装置测得的数据点，所述PLL的规格在图22中给出。
图15示出了图表，其示出针对计时网络的扰动响应速率对时间延迟，所述计时网络包括作为计时节点的两个数字PLL，在可控振荡器与相位检测器之间的反馈路径中具有主动逆变器。图15的曲线是使用数字PLL的相位模型获得。它们是针对与图13中相同的参数而示出。符号示出以具有两个数字PLL的实验装置测得的数据点，所述PLL的规格在图22中给出。
图16示出了针对计时网络的同相和相位锁定的同步状态的依据时间延迟τ变化的全局频率Ω，其中耦合的节点之间存在2π/3相位差，所述计时网络在具有周期性边界的3×3正方形格子上包括九个数字PLL作为计时节点。图16的曲线是使用数字PLL的相位模型而获得。它们是针对以下***参数而示出：VCO自由运行频率ω＝2π×997Hz、耦合强度KVCO＝2π×816Hz、LF阶数a＝1、LF截止频率ωc＝2π×14Hz。符号示出以实验装置测得的数据点，所述实验装置在具有周期性边界的3×3正方形格子上具有九个数字PLL，所述PLL的规格在图23中给出。
图17示出了针对计时网络的同相和相位锁定的同步状态的依据时间延迟τ变化的全局频率Ω，其中耦合的节点之间存在π相位差，所述计时网络在具有开放边界的3×3正方形格子上包括九个数字PLL作为计时节点。图17的曲线是使用数字PLL的相位模型而获得。它们是针对以下***参数而示出：VCO自由运行频率ω＝2π×997Hz、耦合强度KVCO＝2π×816Hz、LF阶数a＝1、LF截止频率ωc＝2π×14Hz。符号示出以实验装置测得的数据点，所述实验装置在具有开放边界的3×3正方形格子上具有九个数字PLL，所述PLL的规格在图23中给出。
图18示出了图4的计时节点，所述计时节点包括可调谐逆变器189，可调谐逆变器189用于在PLL的可控振荡器与至少另一个节点的相位检测器之间的输出路径中引入信号逆变。
图19示出了图4的计时节点，所述计时节点包括：可调谐逆变器199，其用于在PLL的可控振荡器与至少另一个节点的相位检测器之间的输出路径中引入信号逆变；和可调谐逆变器198，其用于在可控振荡器与相位检测器之间的反馈路径中引入信号逆变。
图20示出了动态计时网络，其包括被连续地延迟耦合的多个互连计时节点201、202、203、204。每个计时节点被实施为PLL。计时节点201、202、203之间的互连是单向的，而计时节点202与204之间的互连是双向的。因此，具有连续耦合的延迟耦合的PLL的计时网络可包含单向互连和双向互连两者。
图21示出了图3的节点，所述节点在可控振荡器与至少另一个节点的相位检测器之间的输出路径中包括另外的延迟器215以调整时间延迟。
图22示出了其测量值示于图12至15中的数字PLL的规格。
图23示出了其测量值示于图16和17中的数字PLL的规格。
Claims (15)
1.网络(22)，其包括多个节点(21)，其中所述节点中的每个与所述网络的至少另一个节点互连并且所述互连暗指所述互连的第一节点的输出连接至所述互连的第二节点的输入并且所述第二节点和/或第三节点的输出连接至所述第一节点的输入；
每个节点(21)包括：
a.可控振荡器(33)，其被配置成生成时间连续的同步信号用于使所述网络的所述多个互连节点同步；
b.控制器(31、32)，其被配置成通过调整由所述可控振荡器生成的时间连续的同步信号的频率，比较所述可控振荡器(33)生成的时间连续的同步信号的相位与从所述网络的另一个节点或多个其它节点接收的外部时间连续的同步信号的相位并且使该两个相位同步，所述控制器(33)被进一步配置成反复调整由所述可控振荡器生成的时间连续的同步信号的频率；
c.其中所述网络的每个互连的信号传输速度和长度被配置成引起由节点从所述互连的另一个节点或多个其它节点接收的信号的延迟，所述延迟大于接收节点的所述可控振荡器的自由运行周期的百万分之一使得在与所述网络的所述另一个节点或所述多个其它节点的互动中以连续的自组织的过程针对所述网络的全部节点实现振荡器的全网络同步。
2.根据权利要求1所述的网络，其中每个节点可包括另外的延迟器(45；215)，所述延迟器(45；215)被布置在所述互连内或由控制器实现。
3.根据权利要求1或2所述的网络，其中在每个节点中，反馈延迟τf，k、所述可控振荡器的自由运行频率ωk、耦合强度Kk、控制器内的滤波器的脉冲响应pk(u)、包括由互连的长度引起的延迟τs和可选地由延迟器引起的延迟τd的延迟τkl经过配置使得相对于相位锁定的同步状态的相位差被连续减小。
4.根据权利要求3所述的网络(22)，其中在每个节点中，反馈延迟τf，k、所述可控振荡器的自由运行频率ωk、耦合强度Kk、控制器内的滤波器的脉冲响应pk(u)、包括由互连的长度引起的延迟τs和可选地由延迟器引起的延迟τd的延迟τkl经过配置使得以下方程式的λ的全部解满足Re(λ)＜0：
其中dkl指示节点k与l之间的互连。
5.根据权利要求1至4中一项所述的网络，其中在每个节点中，所述控制器包括相位检测器(31)，所述相位检测器(31)被配置成比较外部时间连续的同步信号的相位与由所述可控振荡器生成的时间连续的同步信号的相位。
6.根据权利要求5所述的网络(22)，其中每个节点进一步包括组合器(66)，所述组合器(66)用于组合从所述网络的其它节点接收的外部时间连续的同步信号以生成组合的外部时间连续的同步信号并且其中所述相位检测器比较(61)由所述可控振荡器(63)生成的时间连续的同步信号的相位与所述组合的外部时间连续的同步信号的相位。
7.根据权利要求5所述的网络，其中在每个节点中，所述相位检测器(511、512、513、514)被配置成单个地比较由所述可控振荡器生成的时间连续的同步信号的相位与每个外部时间连续的同步信号的相位以生成多个相位检测器信号；并且其中所述组合器(56)组合所述相位检测器信号以控制所述可控振荡器(53)。
8.根据权利要求3至6中任一项所述的网络，其中每个节点包括多个延迟器(551、552、553、554；651、652、653、654)，所述延迟器用于引发除传输时间延迟以外的另外的时间延迟以产生每个接收的外部时间连续的同步信号的延迟。
9.根据权利要求1至8中一项所述的网络，其中每个控制器包括所述组合器(56；66)。
10.根据权利要求1至9中一项所述的网络，其中每个节点包括反馈延迟器(77)，所述反馈延迟器(77)用于引发所述可控振荡器(73)与所述相位检测器(71)之间的反馈路径中的反馈时间延迟；和/或可调谐信号逆变器(78)，其用于使所述可控振荡器(73)与所述相位检测器(71)之间的反馈路径中的反馈信号逆变；和/或可调谐信号逆变器(79)，其用于使输入路径中的输入信号逆变；和/或可调谐信号逆变器(189)，其用于使所述可控振荡器(183)与至少另一个节点的所述相位检测器之间的输出路径中的输出信号逆变。
11.根据权利要求1至10中一项所述的网络，其中每个节点(21)是计时节点并且其中所述时间连续的同步信号是用于对装置计时的时钟信号。
12.用于使包括多个节点的网络同步的方法，其中所述节点中的每个与所述网络的至少另一个节点互连，并且所述互连暗指所述互连的第一节点的输出连接至所述互连的第二节点的输入并且所述第二节点的输出和/或第三节点的输出连接至所述第一节点的输入；所述方法包括以下步骤：
a.由可控振荡器(33)在每个节点(21)中生成时间连续的同步信号用于使所述网络的所述多个互连节点同步；
b.通过调整由所述可控振荡器生成的时间连续的同步信号的频率，由控制器(31、32)比较由所述可控振荡器(33)生成的被传输至所述网络的另一个节点或多个其它节点的时间连续的同步信号的相位与从所述网络的所述另一个节点或所述多个其它节点接收的外部时间连续的同步信号的相位，并且使该两个相位同步，
c.反复调整由所述可控振荡器生成的时间连续的同步信号的频率
d.其中所述网络的每个互连的信号传输速度和长度被配置成引起节点从所述互连的所述另一个节点或所述多个其它节点接收的信号的延迟，所述延迟大于所述接收节点的所述可控振荡器的自由运行周期的百万分之一使得在与所述网络的所述另一个节点或所述多个其它节点的互动中以连续的自组织的过程针对所述网络的全部节点实现振荡器的全网络同步。
13.根据权利要求12所述的用于使网络同步的方法，其中在每个节点中，所述外部时间连续的同步信号的相位与由所述可控振荡器生成的时间连续的同步信号的相位进行比较。
14.根据权利要求12或13所述的用于使网络同步的方法，其中在每个节点中，通过调整由所述可控振荡器生成的时间连续的同步信号的频率，所述控制器(61、62)比较由所述可控振荡器(63)生成的被传输至所述网络的所述另一个节点或所述多个其它节点的时间连续的同步信号的相位与从所述网络的所述另一个节点或所述多个其它节点接收的外部时间连续的同步信号的相位，并且使该两个相位同步，
-其中从所述网络的所述另一个节点或所述多个其它节点接收的所述外部时间连续的同步信号相对于由所述另一个节点或所述多个其它节点传输的所述时间连续的同步信号被延迟一段时间延迟；并且
-其中所述控制器(61、62)反复调整由所述可控振荡器生成的所述时间连续的同步信号的所述频率使得在与所述网络的所述另一个节点或所述多个其它节点的互动中以连续的自组织的过程针对所述网络的全部节点实现振荡器的全网络同步。
15.根据权利要求12至14中一项所述的方法，其中在每个节点中，相位检测器(511、512、513、514)单个地比较由所述可控振荡器生成的时间连续的同步信号的相位与每个外部时间连续的同步信号的相位以生成多个相位检测器信号；并且其中所述组合器(56)组合所述相位检测器信号以控制所述可控振荡器(53)。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20200207 |
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| CF01 | Termination of patent right due to non-payment of annual fee |