CN106453179B - 半导体装置和包括该半导体装置的通信*** - Google Patents

半导体装置和包括该半导体装置的通信*** Download PDF

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Abstract

提供一种半导体装置和包括该半导体装置的通信***。一种包括用于PSK通信的调制器的半导体装置和包括用于PSK通信的解调器的半导体装置、以及PSK通信***。半导体装置包括参考时钟产生器、锁相环(PLL)、整数分频器电路和处理单元，其中，参考时钟产生器产生参考时钟信号，锁相环接收参考时钟信号并产生第一时钟信号，整数分频器电路通过使参考时钟信号的上升沿延迟传输数据中包括的预定整数值与相位间隔的乘积来产生第二时钟信号，处理单元产生第一传输信号。第一传输信号是从第二时钟信号的第一上升沿进行相移而获得的。相位间隔取决于第一时钟信号的频率与参考时钟信号的频率的比率。

Description

半导体装置和包括该半导体装置的通信***
本申请要求于2015年8月13日在韩国知识产权局提交的第10-2015-0114374号韩国专利申请的优先权，所述韩国专利申请的内容通过引用整体合并于此。
技术领域
本发明构思涉及一种半导体装置和包括该半导体装置的通信***。
背景技术
半导体技术和通信技术对于现代世界的运转而言是不可或缺的。一般来说，传统的相移键控(PSK)方法是用于通过改变相位来发送信号的简单且有效的调制方案。根据相应相位的数量，形成由2N(N＝1,2,3,4…)个点构成的信号星座图，并根据N的值将该星座图称为BPSK、QPSK、8PSK、16PSK、…。然而，由于这样的信号在转变期间(例如，当经过功率放大器(PA)时、当PA不按线性操作时)具有通过原点的某些特性，因此信号严重失真，从而导致质量下降。因此，这阻碍了PA发挥出它的最大能力。
一些半导体技术和通信技术与近场通信(NFC)卡相关。NFC卡有时被称为智能卡、芯片卡、集成电路(IC)卡等，并且可根据其操作方法按被动模式或主动模式进行操作。在被动模式下，NFC卡执行接收从读卡器发送的信号的操作。在主动模式下，NFC卡执行将从读卡器接收的信号连同传输数据一起发送回读卡器的操作。
发明内容
本发明构思提供一种包括用于PSK通信的调制器的半导体装置，该半导体装置能够在PSK通信中使用的发送器中通过使用整数值与具有相对小的值的相位间隔(PI)值的乘积限定相位来容易地产生传输信号并发送传输信号。
本发明构思还提供一种包括用于PSK通信的解调器的半导体装置，该半导体装置能够在用于对PSK信号进行解调的相位检测器中减少在输出信号中出现的噪声。
本发明构思还提供一种能够容易地对相移值进行调制和解调的PSK通信***。
然而，本发明构思的各方面不限于在此阐述的这些内容。通过参考下面给出的对本发明构思的详细描述，本发明构思的以上和其它方面对于本发明构思所属领域的普通技术人员来说将变得更明显。
根据本发明构思的一些实施例，提供一种包括用于相移键控(PSK)通信的调制器的半导体装置，包括：参考时钟产生器，被配置为产生参考时钟信号；锁相环(PLL)，被配置为接收参考时钟信号，并产生频率与参考时钟信号的频率不同的第一时钟信号；整数分频器电路，被配置为通过使参考时钟信号的上升沿延迟传输数据中包括的(a)预定整数值与(b)相位间隔的乘积来产生第二时钟信号；处理单元，被配置为产生第一传输信号，其中，第一传输信号是从第二时钟信号的第一上升沿进行相移而获得的，其中，所述相位间隔取决于第一时钟信号的频率与参考时钟信号的频率的比率。
根据本发明构思的一些实施例，提供一种包括用于相移键控(PSK)通信的调制器的半导体装置，包括：整数分频器电路，被配置为接收频率为参考时钟信号的频率的倍数的第一时钟信号，接收复位参考时钟信号，并通过使复位参考时钟信号的上升沿延迟传输数据中包括的(a)预定整数值与(b)相位间隔的乘积来产生第二时钟信号；处理单元，被配置为产生第一传输信号，其中，第一传输信号是从第二时钟信号的第一上升沿进行相移而获得的，其中，所述相位间隔取决于第一时钟信号的频率与参考时钟信号的频率的比率。
根据本发明构思的一些实施例，提供一种包括用于相移键控(PSK)通信的解调器的半导体装置，包括：相位检测器电路，被配置为接收第一时钟信号，并通过检测第一时钟信号的相移值来产生第二时钟信号；锁相环(PLL)，被配置为产生频率为参考时钟信号的频率的倍数的第三时钟信号；计数器单元，被配置为通过将第二时钟信号与第三时钟信号进行比较来计算与延迟的相位值相应的整数值，其中，相位检测器电路被配置为使第二时钟信号具有与参考时钟信号的第一上升沿和第一时钟信号的第一上升沿之间的宽度相应的逻辑电平值，其中，当第一时钟信号的第二上升沿在参考时钟信号的第二上升沿之前时，相位检测器电路被配置为使第二时钟信号具有与参考时钟信号的第二上升沿和第一时钟信号的最靠近该第二上升沿并且在该第二上升沿之后的第三上升沿之间的宽度相应的逻辑电平值。
根据本发明构思的一些实施例，提供一种包括发送器的PSK通信***，包括：发送器，被配置为包括参考时钟产生器、脉冲产生器电路、第一锁相环、整数分频器电路和处理单元；接收器，被配置为包括相位检测器电路、第二锁相环和计数器单元，其中，参考时钟产生器被配置为产生参考时钟信号，其中，脉冲产生器电路被配置为接收参考时钟信号并产生复位参考时钟信号，其中，第一锁相环被配置为接收参考时钟信号并产生第一时钟信号，其中，整数分频器电路被配置为通过使复位参考时钟信号的上升沿延迟传输数据中包括的(a)预定整数值与(b)相位间隔的乘积来产生第二时钟信号，其中，处理单元被配置为产生第一信号，其中，第一信号是从第二时钟信号的上升沿进行相移而获得的，其中，相位检测器电路被配置为接收第一信号并通过检测相移值来产生第三时钟信号，其中，第二锁相环被配置为产生第四时钟信号，其中，计数器单元被配置为通过将第三时钟信号与第四时钟信号进行比较来计所述预定算整数值。
附图说明
通过结合附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它方面和特征将变得更明显，其中：
图1至图3是解释用于使用根据本发明构思的一些实施例的半导体装置执行PSK通信的方法的示图；
图4A是根据本发明构思的一些实施例的半导体装置的框图；
图4B是根据本发明构思的一些实施例的包括NFC发送器的半导体装置的框图；
图5是用于解释根据本发明构思的一些实施例的半导体装置的操作的时序图；
图6是具体示出图4A和图4B的脉冲产生器电路的框图；
图7是具体示出图6的延迟单元的框图；
图8是用于解释图6的脉冲产生器电路的操作的时序图；
图9是具体示出图4A和图4B的整数分频器电路的框图；
图10是具体示出图4A和图4B的处理单元的框图；
图11是用于解释图10的处理单元的操作的时序图；
图12A是根据本发明构思的一些实施例的半导体装置的框图；
图12B是根据本发明构思的一些实施例的包括NFC接收器的半导体装置的框图；
图13是具体示出图12A和图12B的相位检测器电路的框图；
图14是用于解释图13的相位检测器电路的操作的时序图；
图15示意性地示出应用了根据本发明构思的一些实施例的半导体装置的NFC卡；
图16是包括根据本发明构思的一些实施例的半导体装置的SoC***的框图；
图17是包括根据本发明构思的一些实施例的半导体装置的电子***的框图；
图18至图20示出能够应用根据本发明构思的一些实施例的半导体装置的示例性半导体***。
具体实施方式
现在在下面将参照附图更全面地描述本发明，本发明的优选实施例在附图中被示出。然而，可按照不同形式来实施本发明，并且不应将本发明理解为限于在此阐述的实施例。相反地，提供这些实施例使得本公开将是彻底和完整的，并将向本领域的技术人员充分地传达本发明的范围。相同的参考标号在说明书中始终表示相同的组件。在附图中，为了清楚起见，层和区域的厚度被夸大。
还将理解：当层被称为“在”另一层或基底“上”时，所述层可以是直接在所述另一层或基底上，或者也可存在居间层。与此相反，当元件被称为“直接在”另一元件“上”时，不存在居间元件。
为了便于描述，诸如“在…下方”、“在…下面”、“下方”、“在…上方”、“在…上面”等的空间相关术语可在此被用来描述如附图中所示的一个元件或特征与另一元件或特征的关系。将理解，除了附图中描绘的方向之外，空间相关术语还意在涵盖装置在使用或操作时的不同方向。例如，如果附图中的装置被翻转，则被描述为在其它元件或特征“下面”或“下方”的元件随后将被调整为在所述其它元件或特征“上方”。因此，示例性术语“在…下面”可包含向上和向下的方向。装置可被另外地调整方向(旋转90度或者按其它方向)，并且在此使用的空间相对叙词被相应地解释。
除非在此另有指示或者与上下文明显矛盾，否则在描述本发明的上下文(尤其是权利要求的上下文)中使用的术语和类似的指代物将被理解为包含单数和复数两者。除非另有说明，否则术语“包括”、“具有”、“包含”和“含有”将被解释为开放式术语(即，表示“包括，但不限于”)。
除非另有指示，否则在此使用的所有技术和科学术语具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。注意：除非另有指示，否则在这里提供的任何以及全部示例或示例性术语的使用仅意图更好地示出本发明而并非限制本发明的范围。此外，除非另有限定，否则在常用词典中限定的全部术语不会被过度解读。
将参照透视图、剖视图和/或平面视图来描述本发明，其中，在透视图、剖视图和/或平面视图中示出了本发明的优选实施例。因此，示例性视图的轮廓可根据制造技艺和/或容许而被修改。也就是说，本发明的实施例不意图限制本发明的范围，但涵盖可能由于制造工艺的改变而引起的所有的改变和修改。因此，附图中示出的区域被示出为示意性形式，并且区域的形状通过说明的方式被简单地呈现，并且不被表示为限制。
如这里所使用的术语“单元”或“模块”表示但不限于软件或硬件组件，诸如执行特定任务的现场可编程门阵列(FPGA)或专用集成电路(ASIC)。单元或模块可被有利地配置为驻留在可寻址存储介质中，并且可被配置为在一个或更多个处理器上运行。因此，按照举例的方式，单元或模块可包括组件(诸如软件组件、面向对象的软件组件、类组件和任务组件)、进程、函数、属性、程序、子例程、程序代码段、驱动器、固件、微码、电路、数据、数据库、数据结构、表、阵列和变量。在组件和单元或模块中提供的功能可被合并成更少的组件和单元或模块，或者还可被分离成另外的组件和单元或模块。
图1至图3是解释用于使用根据本发明构思的一些实施例的半导体装置执行PSK通信的方法的示图。PSK通信方法是一种RF通信方法。该方法涉及通过依据信号的幅度调整相移量来执行通信。数字相位转换器(DPC)是将数字信号转换为特定相移信号并输出与相位数字转换器(PDC)相应的信号的装置。DPC装置输出使得相移量随着数字信号的值增加而增加的信号。现在将参照图1至图3。
参照图1，在DPC装置中，相位间隔(PI)被用作最小单位量，以将数字信号转换为相移信号。例如，当信号的幅度是M并且相位是θ时，可通过仅使用θ而忽略在PSK通信中不太重要的M来产生相移信号。也就是说，可通过使用θ＝PI*N(即，PI乘以N)来将数字信号转换为相移信号，其中，N是整数值。具体地讲，假设传输数据的N是4，并且PI的预设值是16°，则输出的相移信号是64°相移信号。
参照图2和图3，PI的值是预设值，N是根据传输数据而不同的值。换句话说，具体的传输数据可包括预定整数值N。通过将相位移动PI和N的乘积来产生PSK信号。可通过使用诸如倍频时钟CLK的时钟来使参考时钟REF延迟N。延迟后的信号是PSK信号。
根据本发明构思的一些实施例，由于可仅使用相域来产生PSK信号，因此能够在一维域中执行PSK通信。因此，能够降低整个***的负担，并且I/Q信道变得多余。因此，可在没有模拟混频器的情况下执行PSK通信。
另外，可通过使用360°/M(即，360°除以M)来确定PI，其中，M可以是从F(CLK)＝F(REF)*M中确定的。F(CLK)是倍频时钟的频率，F(REF)是参考时钟的频率。一旦F(CLK)和F(REF)已知，就可针对M求解该等式，以确定M的值。即，M＝F(CLK)/F(REF)可被建立，并因此PI＝360°/M可被建立。换句话说，相位间隔PI取决于第一时钟的频率与参考时钟的频率的比率。
图4A是根据本发明构思的一些实施例的半导体装置的框图。图4B是根据本发明构思的一些实施例的包括NFC发送器的半导体装置的框图。图5是用于解释根据本发明构思的一些实施例的半导体装置的操作的时序图。现在参照图4A、图4B和图5。
参照图4A，半导体装置1包括参考时钟产生器10、第一锁相环20和PDC装置30。参考时钟产生器10产生参考时钟REF，并向第一锁相环20和/或DPC装置30的脉冲产生器电路300提供参考时钟REF。在本发明构思的一些实施例中，参考时钟REF可具有第一频率f1。第一频率f1可以是例如13.56MHz，但是本发明构思不限于此。
第一锁相环20从参考时钟产生器10接收参考时钟REF，并产生具有与参考时钟REF的频率不同的频率的第一时钟CLK_1。例如，第一时钟CLK_1的频率可以是第二频率f2。在此情况下，第二频率f2与第一频率f1的比率是M，PI可通过360°/M来确定。也就是说，M＝f2/f1可被建立，并因此PI＝360°/M可被建立。换句话说，相位间隔PI取决于第一时钟CLK_1的频率与参考时钟REF的频率的比率。
DPC装置30可包括脉冲产生器电路300、整数分频器电路310和处理单元320。脉冲产生器电路300可从参考时钟产生器10接收参考时钟REF，并且产生复位参考时钟RES_REF。复位参考时钟RES_REF可被提供给整数分频器电路310。在此情况下，脉冲产生器电路300可根据预定周期来产生复位参考时钟RES_REF。
整数分频器电路310可从第一锁相环20接收第一时钟CLK_1，并且可从脉冲产生器电路300接收复位参考时钟RES_REF。整数分频器电路310可通过使复位参考时钟RES_REF的上升沿延迟传输数据DATA中包括的预定整数值N与相位间隔PI的乘积来产生第二时钟CLK_2。
图5示出了从参考时钟REF产生复位参考时钟RES_REF。为了执行PSK通信，可通过首先执行复位操作来设置通信起始点。通过复位参考时钟RES_REF，能够清除现有数据。通过从复位参考时钟RES_REF的第一上升沿计算第一时钟CLK_1的脉冲的数量N，可获得将被延迟的相移量。
整数分频器电路310可基于复位参考时钟RES_REF的第一上升沿来计算第一时钟CLK_1的脉冲的数量。另外，整数分频器电路310可确定被延迟了N个脉冲的第二时钟CLK_2的上升沿。在第二时钟CLK_2中，第一上升沿与最靠近第一上升沿的第二上升沿之间的宽度是相移值。不需要使用在第二上升沿之后的时钟，并且可在提供新的复位参考时钟RES_REF之后再次重复上述处理，从而产生相移信号。
参照图4A和图5，处理单元320可产生从第二时钟CLK_2的第一上升沿相移的第一传输信号S1。处理单元320可从整数分频器电路310接收第二时钟CLK_2，并产生第一传输信号S1，其中，第一传输信号S1被相移了第二时钟CLK_2的第一上升沿与第二时钟CLK_2的最靠近该第一上升沿的第二上升沿之间的宽度。换句话说，处理单元320可至少基于第二时钟CLK_2信号来产生相移的第一传输信号S1。
第一传输信号S1是相移信号以及PSK通信的输出信号。通过使用此相移信号，发送器侧发送PSK信号，接收器侧接收该信号并对该信号进行解调，从而执行PSK通信。
参照图5，当新的复位参考时钟RES_REF被输入(例如，被整数分频器电路310接收)时，通过重复地执行上述操作，相移量响应于新的整数值而被改变。处理单元320可产生具有与第一传输信号S1不同的相移值的传输信号。例如，第一传输信号S1的相移值可以是θ1，下一传输信号(例如，S2)的相移值可以是θ2，等等。当不同的相移值被使用时，可发送不同的数据。
参照图4B，半导体装置1可包括例如用于近场无线通信的NFC发送器330。然而，本发明构思不限于此。NFC发送器330或其它合适的发送器可从处理单元320接收第一传输信号S1、下一传传输信号S2等，并且可无线地发送例如第一传输信号S1、下一传输信号S2等。
图6是具体地示出图4A和图4B的脉冲产生器的框图。图7是具体地示出图6的延迟单元的框图。图8是用于解释图6的脉冲产生器的操作的时序图。现在参照图6至图8。
参照图6和图7，脉冲产生器电路300的延迟单元301可使用一个或更多个触发器(FF)电路(例如340和350)来形成。换句话说，脉冲产生器电路300的延迟单元301可包括一个或更多个FF电路(例如，340和350)。延迟单元301用于利用参考时钟REF的周期来产生脉冲以将整数分频器电路310复位。也就是说，脉冲产生器电路300产生复位参考时钟RES_REF，并将其提供给整数分频器电路310(图4A和图4B的整数分频器电路310)。因为第二时钟CLK_2可针对参考时钟REF的每个周期被更新，因此可针对参考时钟REF的每个周期执行复位操作。相应地，DPC装置30(图4A和图4B的DPC装置30)的输出信号的相移值可根据参考时钟REF的周期被更新。
延迟单元301通常可通过使用反相器和电容器来形成。然而，当通过电容的大小来调整上升时间/下降时间时，上升时间/下降时间受工艺、电压和温度(PVT)作用影响，这存在问题。另外，在半导体工艺转角(process corner)中的急转角(fast corner)，脉冲宽度变窄，并且脉冲甚至会消失。因此，脉冲大小必须被设计为大，但这在性能方面可能存在问题。
根据本发明构思的一些实施例，脉冲产生器电路300的延迟单元301包括一个或更多个FF电路(例如，340和350)。因此，能够产生不受PVT影响的脉冲宽度。
参照图8，脉冲产生器电路300可通过使输入信号(S_IN)延迟时钟CLK的特定数量的时钟来产生输出信号(S_OUT)。例如，输出信号S_OUT可与复位参考时钟RES_REF相应，输入信号S_IN可与参考时钟REF相应。
图9是具体示出图4A和图4B的整数分频器的框图。
参照图9，整数分频器电路310的输入信号是第一时钟CLK_1，整数分频器电路310的输出信号是第二时钟CLK_2。图9示出了吞脉冲分频器的结构，其中，吞脉冲分频器包括N位锁存器355、分频器块360、程序计数器370、吞脉计数器380。整数分频器电路310是具有锁存的N-输入的N-整数分频器。吞脉冲计数器380从分频器块360和程序计数器370接收信号(即，RESET信号)，并产生模数(modulus)控制信号。模数控制信号被分频器块360接收和处理。
图10是具体地示出图4A和图4B的处理单元的框图。图11是用于解释图10的处理单元的操作的时序图。
参照图10和图11，可通过使用FF电路来形成处理单元320。换句话说，处理单元320可包括一个或更多个FF电路(例如，390和395)。处理单元320可接收第二时钟CLK_2作为输入，并且仅将第二时钟CLK_2的第一上升沿与第二上升沿之间的宽度采样为DATA_REG，并且通过使用采样到的DATA_REG来输出作为相移信号的第一传输信号S1，如图11的时序图中所示。可通过针对参考时钟REF的每个周期将操作复位来再次输出PSK传输信号。
图12A是根据本发明构思的一些实施例的半导体装置的框图。图12B是根据本发明构思的一些实施例的包括NFC接收器的半导体装置的框图。图13是具体地示出图12A的相位检测器电路的框图。图14是用于解释图13的相位检测电路的操作的时序图。现在参照图12A、图12B、图13和图14。
参照图12A，根据本发明构思的一些实施例的半导体装置2包括相位检测器电路60、第二锁相环70和计数器单元80。相位检测器电路60可接收第一传输信号S1或第二传输信号S2，并通过检测第一传输信号S1或第二传输信号S2的相移值来产生第四时钟CLK_4。
具体地，相位检测器电路60可接收参考时钟REF，并通过将参考时钟REF与第一传输信号S1或第二传输信号S2进行比较来检测相移值。当相位检测器电路60接收到第一传输信号S1时，当参考时钟REF的频率是第三频率f3并且第一传输信号S1的频率是第四频率f4时，第四频率f4与第三频率f3的比率是M1，PI可通过360°/M1来确定。也就是说，M1＝f4/f3可被建立，并因此，PI＝360°/M1可被建立。换句话说，相位间隔PI取决于第一传输信号S1的第四频率与参考时钟REF的第三频率的比率。
可选地，当相位检测器电路60接收到第二传输信号S2时，当参考时钟REF的频率是第三频率f3并且第二传输信号S2的频率是第五频率f5时，第五频率f5与第三频率f3的比率是M2，PI可通过360°/M2来确定。换句话说，相位间隔PI取决于第二传输信号S2的第五频率与参考时钟REF的第三频率的比率。
在另一示例中，可通过使用360°/M来确定PI，其中，M可以是第二锁相环70产生的倍频时钟的频率与参考时钟REF的频率的比率。
参照图13，相位检测器电路60可从脉冲宽度计算参考时钟REF与第一传输信号S1或第二传输信号S2之间的相移量，产生第四时钟CLK_4，并向计数器单元80(图12A和图12B的计数器单元80)提供第四时钟CLK_4。
根据本发明构思的一些实施例的相位检测电路60包括OR门电路365和反相电路375。通常，可使用SR锁存电路，但是SR锁存电路易受电磁噪声环境影响。因此，可转而使用根据本发明构思的一些实施例的相位检测电路60的结构，其中，该结构减少了针对电磁噪声环境的弱点。相位检测器电路60可包括一个或更多个FF(例如，385、386和387)以及NAND门电路388。延迟电路389可接收第一传输信号S1或第二传输信号S2，并使相应的传输信号延迟。FF 387可接收延迟后的传输信号，并控制反相电路375。FF 385和386中的每一个可接收逻辑高信号和参考时钟REF信号。FF 385和FF 386可彼此耦接。反相电路375可输出第四时钟CLK_4。
根据本发明构思的一些实施例的相位检测器电路60可针对能够在PSK通信中使用的PDC装置而被优化。为了使电磁噪声的影响最小化，相位检测器电路60使用边沿触发方法按照参考时钟REF与第一传输信号S1或第二传输信号S2之间的脉冲宽度来不断地输出一个输出信号。
参照图13和图14，作为点A之后的情况，参考时钟REF的上升沿可比第一传输信号S1或第二传输信号S2的上升沿靠后(即，在时间上更晚)。在此情况下，第一传输信号S1或第二传输信号S2相对于参考时钟REF靠前(即，在时间上更早)，并且在这样的情况下，传输信号(即，通过将MUX选为1)被反相电路375反相。由于反相后的信号是按照参考时钟REF的上升沿与第一传输信号S1或第二传输信号S2的上升沿之间的宽度被不断输出的输出信号，因此PDC装置可被正常地操作。换句话说，相位检测器电路60可促使CLK_4具有下述逻辑电平值：该逻辑电平值与参考时钟信号的第二上升沿和第一时钟信号的最靠近该第二上升沿且在该第二上升沿之后的第三上升沿之间的宽度相应。
具体地，参照图14，当参考时钟REF在第一传输信号S1或第二传输信号S2之前(即，在时间上更早)时，相位检测器电路60输出UP信号时钟作为第四时钟CLK_4。相反，当第一传输信号S1或第二传输信号S2在参考时钟REF之前(即，在时间上更早)时，相位检测器电路60输出DN信号时钟作为第四时钟CLK_4。
第四时钟CLK_4具有与参考时钟REF的上升沿和第一传输信号S1或第二传输信号SL2的上升沿之间的宽度相应的逻辑电平值。例如，逻辑电平值可以是高电平逻辑值。如图14中所示，由于第一传输信号S1或第二传输信号S2在点A处位于参考时钟REF之前(即，在时间上更早)，因此UP信号时钟在点A之前被输出为第四时钟CLK_4，DN信号时钟在点A之后被输出为第四时钟CLK_4。
再次参照图12A，第二锁相环70可产生频率是参考时钟REF的频率的倍数的第五时钟CLK_5，并向计数器单元80提供第五时钟CLK_5。计数器单元80可通过使用例如OR门电路65将第四时钟CLK_4与第五时钟CLK_5进行比较来计算与延迟的相位值相应的整数值N，并输出整数值N。计数器单元80可将整数值N计算为相移值θ与PI的比率。当整数值N被确定时，数据可被相应地解调。
参照图12B，半导体装置2可包括例如用于近场无线通信的NFC接收器75。然而，本发明构思不限于此。NFC接收器75或其它适合的接收器可无线地接收例如第一传输信号S1、下一传输信号S2等，并向相位检测器电路60提供第一传输信号S1、下一传输信号S2等。
图15示意性地示出应用了根据本发明构思的一些实施例的半导体装置的NFC卡。
参照图15，根据本发明构思的一些实施例的半导体装置可被应用于发送器101和/或接收器102或者可包括发送器101和/或接收器102来促进NFC通信。发送器101可包括DPC装置110，并且DPC装置110可包括前面详细描述的参考时钟产生器10(图4A和图4B的参考时钟产生器10)、脉冲产生器电路300(图4A和图4B的脉冲产生器电路300)、第一锁相环20(图4A和图4B的第一锁相环20)、整数分频器电路310(图4A和图4B的整数分频器电路310)和处理单元320(图4A和图4B的处理单元320)。
此外，接收器102可包括PDC装置120。PDC装置120可包括前面详细描述的相位检测器电路60(图12A和图12B的相位检测器电路60)、第二锁相环70(图12A和图12B的第二锁相环70)和计数器单元80(图12A和图12B的计数器单元80)。
然而，本发明构思不限于此。例如，发送器101和接收器102可被应用于使用PSK通信的通信***。
图16是包括根据本发明构思的实施例的半导体装置的SoC***的框图。参照图16，SoC***1000可包括应用处理器1001和DRAM 1060。应用处理器1001可包括中央处理单元1010、多媒体***1020、总线1030、存储器***1040和***电路1050。
中央处理单元1010可执行操作SoC***1000所需的操作。在本发明构思的一些实施例中，中央处理单元1010可在包括多个核的多核环境中执行操作。
多媒体***1020可被用于在SoC***1000中执行各种多媒体功能。多媒体***1020可包括3D引擎模块、视频编解码器、显示***、相机***、后处理器等。
总线1030可在中央处理单元1010、多媒体***1020、存储器***1040和***电路1050之间的数据通信中使用。在本发明构思的一些实施例中，总线1030可具有多层结构。具体地，多层先进高性能总线(AHB)或多层先进可扩展接口(AXI)可用作总线1030的示例，但是本发明构思不限于此。
存储器***1040可提供将应用处理器1001连接到外部存储器(例如，DRAM 1060)所必需的环境，并执行高速运算。在本发明构思的一些实施例中，存储器***1040可包括用于控制外部存储器(例如，DRAM 1060)的单独控制器(例如，DRAM控制器)。
***电路1050可提供将SoC***1000平稳地连接到外部装置(例如，主板)所必需的环境。因此，外部电路1050可包括与连接到SoC***1000的外部装置可兼容的各种接口。
DRAM 1060可起到应用处理器1001进行操作所必需的运算存储器的作用。在本发明构思的一些实施例中，如所示，DRAM 1060可被布置在应用处理器1001的外部。具体地，DRAM 1060和应用处理器1001可以以堆叠式封装(PoP)的形式被封装。根据本发明构思的上述实施例的半导体装置中的至少一个可被应用在SoC***1000中。
图17是包括根据本发明构思的一些实施例的半导体装置的电子***的框图。参照图17，电子***1100可包括控制器1110、输入/输出(I/O)装置1120、存储器装置1130、接口1140和总线1150。
控制器1110、I/O装置1120、存储器装置1130和/或接口1140可通过总线1150彼此耦接。总线1150与数据传输所经过的路径相应。控制器1110可包括微处理器、数字信号处理器、微控制器和能够执行与它们的功能相似的功能的其它逻辑器件中的至少一个。
I/O装置1120可包括键区、键盘和显示装置等。存储器装置1130可存储数据和/或命令。接口1140用于向通信网络发送数据/从通信网络接收数据。接口1140可以是有线类型或无线类型。例如，接口1140可包括天线或有线/无线收发器等。
虽然未示出，但是电子***1100还可包括作为运算存储器的高速DRAM和/或SRAM来改进电子***1100的运算。根据本发明构思的上述实施例的半导体装置中的至少一个可被应用为电子***1100中的组件。电子***1100可被应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储器卡或能够在无线环境中发送和/或接收信息的任何电子产品。
图18至图20示出能够应用根据本发明构思的一些实施例的半导体装置的示例性半导体***。图18示出平板PC 1200，图19示出膝上型计算机1300，图20示出智能电话1400。在此描述的根据本发明构思的一些实施例的半导体装置可在平板PC 1200、膝上型计算机1300、智能电话1400等中使用。
将理解，根据本发明构思的实施例的半导体装置可被应用于未示出的其它集成电路装置。也就是说，作为根据本发明构思的实施例的半导体***的示例，仅提及了平板PC1200、膝上型计算机1300和智能电话1400，但是根据本实施例的半导体***的示例不限于此。
在本发明构思的一些实施例中，半导体***可被实现为计算机、超级移动个人计算机(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机(PC)、无线电话、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏控制台、导航装置、黑盒、数字相机、3维电视机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器等。
虽然已参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解，可在不脱离由权利要求限定的本发明构思的精神和范围的情况下，在示例性实施例中做出形式和细节上的各种改变。因此，希望本实施例在所有方面被认为是说明性的而不是限制性的，对权利要求而不是上述描述的描述用来指示本发明构思的范围。

Claims (19)

1.一种包括用于相移键控(PSK)通信的调制器的半导体装置，包括：
参考时钟产生器，被配置为产生参考时钟信号；
锁相环，被配置为接收参考时钟信号，并产生频率与参考时钟信号的频率不同的第一时钟信号；
整数分频器电路，被配置为通过使复位参考时钟信号的上升沿延迟传输数据中包括的预定整数值与相位间隔的乘积来产生第二时钟信号；
处理单元，被配置为产生第一传输信号，其中，第一传输信号是从第二时钟信号的第一上升沿进行相移而获得的，
其中，所述相位间隔取决于第一时钟信号的频率与参考时钟信号的频率的比率。
2.如权利要求1所述的半导体装置，其中，第一时钟信号的频率与参考时钟信号的频率的比率是M，所述相位间隔是通过将360°除以M而确定的。
3.如权利要求1所述的半导体装置，还包括：脉冲产生器电路，被配置为接收参考时钟信号并产生复位参考时钟信号，其中：
整数分频器电路被配置为从脉冲产生器电路接收复位参考时钟信号来产生第二时钟信号。
4.如权利要求3所述的半导体装置，其中，脉冲产生器电路被配置为根据预定周期来产生复位参考时钟信号。
5.如权利要求3所述的半导体装置，其中：
脉冲产生器电路被配置为产生第一复位参考时钟信号和第二复位参考时钟信号，
整数分频器电路被配置为基于第一复位参考时钟信号的上升沿来产生第三时钟信号，并基于第二复位参考时钟信号的上升沿来产生第四时钟信号。
6.如权利要求5所述的半导体装置，其中：
处理单元被配置为产生第二传输信号和第三传输信号，
第二传输信号是从第三时钟信号的第一上升沿进行相移而获得的，第三传输信号是从第四时钟信号的上升沿进行相移而获得的，
第三传输信号与第二传输信号不同。
7.如权利要求5所述的半导体装置，其中，整数分频器电路被配置为通过使第一复位参考时钟信号的上升沿延迟所述预定整数值与所述相位间隔的乘积来产生第三时钟信号。
8.如权利要求1所述的半导体装置，其中，处理单元被配置为产生具有被延迟了第二时钟信号的第一上升沿与第二时钟信号的最靠近该第一上升沿的第二上升沿之间的宽度的值的第一传输信号。
9.如权利要求1所述的半导体装置，其中，半导体装置包括近场通信发送器，其中，近场通信发送器被配置为发送第一传输信号。
10.一种包括用于相移键控通信的调制器的半导体装置，包括：
整数分频器电路，被配置为接收频率为参考时钟信号的频率的倍数的第一时钟信号，接收第一复位参考时钟信号，并通过使第一复位参考时钟信号的上升沿延迟传输数据中包括的预定整数值与相位间隔的乘积来产生第二时钟信号；
处理单元，被配置为产生第一传输信号，其中，第一传输信号是从第二时钟信号的第一上升沿进行相移而获得的，
其中，所述相位间隔取决于第一时钟信号的频率与参考时钟信号的频率的比率。
11.如权利要求10所述的半导体装置，其中，第一时钟信号的频率与参考时钟信号的频率的比率是M，所述相位间隔是通过将360°除以M而确定的。
12.如权利要求10所述的半导体装置，其中：
整数分频器电路还被配置为接收第二复位参考时钟信号，并基于第二复位参考时钟信号的上升沿来产生第三时钟信号；
处理单元还被配置为产生第二传输信号，
第二传输信号是从第三时钟信号的上升沿进行相移而获得的，
第二传输信号与第一传输信号不同。
13.如权利要求10所述的半导体装置，其中，处理单元被配置为产生具有被延迟了第二时钟信号的第一上升沿与第二时钟信号的最靠近该第一上升沿的第二上升沿之间的宽度的值的第一传输信号。
14.如权利要求10所述的半导体装置，其中，半导体装置包括近场通信发送器，其中，近场通信发送器被配置为发送第一传输信号。
15.一种包括用于相移键控通信的解调器的半导体装置，包括：
相位检测器电路，被配置为接收传输信号，并通过检测传输信号的相移值来产生第二时钟信号；
锁相环，被配置为产生频率为参考时钟信号的频率的倍数的第三时钟信号；
计数器单元，被配置为通过将第二时钟信号与第三时钟信号进行比较来计算与延迟的相位值相应的整数值，
其中，相位检测器电路被配置为使第二时钟信号具有与参考时钟信号的第一上升沿和传输信号的第一上升沿之间的宽度相应的逻辑电平值，
其中，当传输信号的第二上升沿在参考时钟信号的第二上升沿之前时，相位检测器电路被配置为使第二时钟信号具有与参考时钟信号的第二上升沿和传输信号的最靠近该第二上升沿并且在该第二上升沿之后的第三上升沿之间的宽度相应的逻辑电平值。
16.如权利要求15所述的半导体装置，其中，第三时钟信号的频率与参考时钟信号的频率的比率是M，并且通过将360°除以M来确定相位间隔。
17.如权利要求16所述的半导体装置，其中，计数器单元被配置为将所述整数值计算为所述相移值与所述相位间隔的比率。
18.如权利要求15所述的半导体装置，其中，逻辑电平值是高电平逻辑值。
19.如权利要求15所述的半导体装置，其中，半导体装置包括近场通***，其中，近场通***被配置为接收传输信号。
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