CN106415511B - 动态随机存取存储器接口的串行数据传输 - Google Patents

动态随机存取存储器接口的串行数据传输 Download PDF

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Abstract

公开了用于动态随机存取存储器(DRAM)接口的串行数据传输。代替引起偏斜问题的并行数据传输，本公开的示例性方面在总线的单个通道上串行传送码字的比特。因为总线是高速总线，即使比特逐一(即，串行地)传入，码字的第一比特的抵达和最后一个比特的抵达之间的时间仍然相对较短。类似地，因为比特串行抵达，所以比特之间的偏斜变得无关。这些比特在给定时间量内聚合并被加载到存储器阵列中。

Description

动态随机存取存储器接口的串行数据传输
优先权要求
本申请要求于2014年1月24日提交的题为“SERIAL DATA TRANSMISSION FOR ADYNAMIC RANDOM ACCESS MEMORY(DRAM) (动态随机存取存储器(DRAM)接口的串行数据传输)”的美国临时专利申请S/N.61/930,985的优先权，该申请通过援引全部纳入于此。
本申请还要求于2015年1月19日提交的题为“SERIAL DATA TRANSMISSION FOR ADYNAMIC RANDOM ACCESS MEMORY(DRAM) (动态随机存取存储器(DRAM)接口的串行数据传输)”的美国专利申请S/N. 14/599,768的优先权，该申请通过援引全部纳入于此。
背景
I.公开领域
本公开的技术一般涉及存储器结构和源自该存储器结构的数据转移。
II.背景
计算设备依靠存储器。例如，存储器可以是硬盘驱动器或可移除存储器驱动器，并且可以存储在计算设备上实现功能的软件。进一步，存储器允许软件读取和写入用于执行软件功能性的数据。虽然有多种类型的存储器，随机存取存储器(RAM)是计算设备最频繁使用的存储器类型。动态RAM(DRAM) 是广泛使用的一种类型的RAM。计算速度至少部分是数据能够多快速地从 DRAM单元读取和数据能够多快速地写入到DRAM单元中的函数。已经制定了各种拓扑以供将DRAM单元通过总线耦合到应用处理器。DRAM的流行的格式是双倍数据率(DDR)DRAM。在DDR标准版本2(即，DDR2)中，使用了T分支拓扑。在DDR标准版本3(即，DDR3)中，使用了飞行拓扑。
在现有DRAM接口中，数据以并行的方式跨总线宽度传送。即，例如，八比特码字的八个比特都在同一时刻跨总线的八个通道发送。这些比特在存储器中捕捉，聚合成块，并且上载到存储器阵列中。当使用此类并行传输时，特别是在飞行拓扑中，码字必须被同步捕捉，从而存储器可以将这些比特标识为属于同一码字并且将这些比特上载到正确的存储器地址。
比特之间和总线通道之间的偏斜是不可避免的，并且在高速时变得真正地有问题。这一定时中的偏斜能够通过调节(通过训练)比特和选通的延迟来“矫平”。该“矫平”办法经常被称为“写矫平”。写矫平是在高速时难以解决的问题，并且要求可调节时钟，这进而导致复杂的频率切换问题。由此，需要将数据转移到DRAM阵列的改进的方法。
公开概述
具体描述中公开的诸方面包括动态随机存取存储器(DRAM)接口的串行数据传输。代替引起偏斜问题的并行数据传输，本公开的示例性方面在总线的单个通道上串行传送码字的比特。因为总线是高速总线，即使比特逐一(即，串行地)传入，码字的第一比特的抵达和最后一个比特的抵达之间的时间仍然是相对较短的。类似地，因为比特串行抵达，所以比特之间的偏斜变得不相关。比特在给定时间量内聚合并且加载到存储器阵列中。
通过串行发送比特，消除了执行写矫平的需要，这降低了训练时间和存储器设备内的面积开销。类似地，可以通过关闭不需要的通道来实现功率节省技术。一旦使用选择性通道激活，就可以改变传输速率而不必改变时钟频率。该带宽调节可以比频率缩放更快速地完成，因为不需要等待锁相环(PLL)的锁定或信道的训练。
就这一点而言，在示例性方面，公开了一种方法。该方法包括在应用处理器(AP)处串行化数据的字节。该方法还包括跨总线的单个通道向DRAM元件传送数据的经串行化字节。该方法还包括在DRAM元件处从该总线的单个通道接收数据的经串行化字节。
就这一点而言，在另一示例性方面，公开了一种存储器***。该存储器***包括通信总线，该通信总线包括多个数据通道和命令通道。该存储器***还包括AP。该AP包括串化器。该AP还包括操作地耦合到通信总线的总线接口。该AP还包括控制***。该控制***配置成使得串化器将数据的字节串行化并且通过总线接口将数据的经串行化字节传递给通信总线。该存储器***还包括 DRAM元件。该DRAM元件包括操作地耦合到通信总线的DRAM总线接口。该DRAM元件还包括配置成从DRAM总线接口接收数据且将该接收到的数据解串行化的解串器。DRAM元件还包括配置成存储由DRAM元件接收到的数据的存储器阵列。
就这一点而言，在另一示例性方面，公开了一种AP。该AP包括串化器。该AP还包括操作地耦合到通信总线的总线接口。该AP还包括控制***。该控制***配置成使得串化器将数据的字节串行化并且通过总线接口将数据的经串行化字节传递给通信总线的单个通道。
就这一点而言，在另一示例性方面，公开了一种DRAM元件。该DRAM 元件包括操作地耦合到通信总线的DRAM总线接口。该DRAM元件还包括配置成从DRAM总线接口接收数据且将该接收到的数据解串行化的解串器。 DRAM元件还包括配置成存储由DRAM元件接收到的数据的存储器阵列。
附图简述
图1是示例性常规并行数据转移的框图；
图2是具有串行数据转移能力的存储器***的示例性方面的框图；
图3是具有用以接收串行数据的示例性解串器的图2的动态随机存取存储器(DRAM)元件的框图；
图4是图2的存储器***的框图，该图2的存储器***具有通过使用串行数据转移和选择性通道激活完成的带宽和功率缩放。
图5是解说与图2的存储器***相关联的示例性过程的流程图；以及
图6是可包括图2的存储器***的示例性的基于处理器的***的框图。
详细描述
现在参照附图，描述了本公开的若干示例性方面。措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。
具体描述中公开的方面包括动态随机存取存储器(DRAM)接口的串行数据传输。代替引起偏斜问题的并行数据传输，本公开的示例性方面在总线的单个通道上串行传送码字的比特。因为总线是高速总线，即使比特逐一(即，串行地)传入，码字的第一比特的抵达和最后一个比特的抵达之间的时间仍然相对较短。类似地，因为比特串行抵达，所以比特之间的偏斜变得不相关。这些比特在给定时间量内聚合并被加载到存储器阵列中。
通过串行发送比特，消除了执行写矫平的需要，这降低了训练时间和存储器设备中的面积开销。类似地，可以通过关闭不需要的通道来实现功率节省技术。一旦使用了选择性通道激活，就可以改变传输速率而不必改变时钟频率。该带宽调节可以比频率缩放完成得快得多，因为不需要等待锁相环(PLL)的锁定或信道的训练。
在涉及本公开的示例性方面之前，参照图1提供了常规并行数据转移方案的概述。串行数据转移方案的示例性方面的讨论在以下参照图2开始。就这一点而言，图1是具有片上***(SoC)12(有时称之为应用处理器(AP))和 DRAM元件16和18的组14的常规存储器***10。SoC 12包括可变频率PLL 20，其提供时钟(CK)信号22。SoC 12还包括接口24。接口24可包括总线接口26、28、30和32，以及CA-CK接口34。
继续参照图1，每个总线接口26、28、30和32可耦合到对应的M通道总线36、38、40和42(其中M是大于一(1)的整数)。M通道总线36和 38可以将SoC 12耦合到DRAM元件16，而M通道总线可以将SoC 12耦合到DRAM元件18。在示例性方面，M通道总线36、38、40和42各自是八(8) 通道总线。SoC 12可以生成命令和地址(CA)信号，其被传递给CA-CK接口 34。此类CA信号和时钟信号22通过飞行拓扑与DRAM元件16和18共享。
继续参照图1，SoC 12内生成码字(例如，32比特码字)，该码字包括四(4)个字节的数据(每个字节八(8)比特)，其在四个总线接口26、28、 30和32之间划分。在常规并行传输技术中，所有四个字节必须相对于时钟信号22同时到达DRAM元件16和18。因为藉由飞行拓扑，时钟信号22在不同时间抵达DRAM元件16和18，所以来自四个总线接口26、28、30和32的传输通过复写矫平过程来控制。可变PLL 20的频率是降低或缩放此类并行传输的带宽和功率的仅有的方法。
为了消除写矫平施加的缺陷以及消除可变PLL 20的需要，本公开的示例性方面提供了数据总线内单个通道上的码字的串行传输。因为，码字被串行接收，所以存储器***10就不需要精确定时或写矫平。进一步，通过串行化数据和在数据总线内的单个通道上发送码字，可以通过选择哪条通道是可操作的来扼流有效带宽。
就这一点而言，图2解说了具有SoC 52(也被称为AP)和DRAM元件 56和58的组54的存储器***50。SoC 52包括控制***(CS)60和PLL 62。 PLL 62生成时钟(CK)信号64。SoC52还包括接口66。接口66可包括CA-CK 接口68。控制***60可以连同时钟信号64向CA-CK接口68提供命令和地址(CA)信号70。CA-CK接口68可以耦合到以飞行拓扑安排的通信通道72以供与DRAM元件56和58通信。SoC 52可进一步包括一个或多个串化器74 (仅示出了一者)。接口66可包括总线接口76(1)-76(N)以及78(1)-78(P)(其中N和P是大于一(1)的整数)。总线接口76(1)-76(N)耦合到对应的M通道总线80(1)-80(N)(其中M是大于一(1)的整数)。M通道总线80(1)-80(N) 中的每一者包括对应的数据通道80(1)(1)-80(1)(M)到82(N)(1)-82(N)(M)。数据通道82(1)(1)-82(1)(M)到82(N)(1)-82(N)(M)将SoC 52连接到DRAM元件56。类似地，总线接口78(1)-78(N)耦合到对应的M'通道总线84(1)-84(P)(其中M' 是大于一(1)的整数)。M'通道总线84(1)-84(P)中的每一者包括对应的数据通道86(1)(1)-86(1)(M')到86(P)(1)-86(P)(M’)。在示例性方面，N＝P＝2且 M＝M’＝8。数据通道86(1)(1)-86(1)(M’)到86(P)(1)-86(P)(M’)将SoC 52连接到 DRAM元件58。在示例性方面，存在等于耦合到接口66的通道(不包括通信通道72)的数目的串化器74(例如，N加P)。在另一示例性方面，复用器(未解说)将单个串化器74的输出路由到耦合到接口66的每个通道(还是不包括通信通道72)。
继续参见图2，在存储器***50中，发送到DRAM元件56的码字仅在 M通道总线80的单个数据通道82(例如，M通道总线80(1)的数据通道82(1)(1)) 上发送。由此，例如，若码字是32比特，其具有四个字节，每个字节的每个比特在M通道总线80的单个数据通道82上发送。不同码字存储在DRAM元件56和58中不同的一者中。虽然仅解说了两个DRAM元件56和58，应当领会替换方面可以具有更多的具有对应多通道数据总线的DRAM元件。
如以上所描述的，图1的常规DRAM元件16和18期望接收从SoC 12发送的每个码字的并行数据比特。相应地，图2的DRAM元件56和58中作出了改变以捕捉从SoC 52发送的经串行化数据。就这一点而言，图3解说了 DRAM元件56的框图，可以理解DRAM元件58是类似的。特别地，M通道总线80(X)的数据通道82(X)(Y)被耦合到DRAM元件56的DRAM总线接口 88。经串行化数据从DRAM总线接口88被传递给解串器90，该解串器90 将数据解串行化成并行数据。经解串行化的(并行)数据从解串器90被传递给先进先出(FIFO)缓冲器92，其随后将码字上载到存储器阵列94中，这是很好理解的。在示例性方面，FIFO缓冲器92的大小与存储器存取长度(MAL) 相同。应当领会，DRAM总线接口88不仅可以耦合到数据通道82(X)(Y)也可以耦合到M通道总线80(1)-80(N)的所有数据通道82(1)(1)-82(1)(M)到 82(N)(1)-82(N)(M)以接收数据，并且可以耦合到通信通道72以接收时钟信号 64(未解说)和/或CA信号70(未解说)。在示例性方面，通信通道72可以由专用命令通道和专用时钟通道来代替。在任一情形中，应当领会时钟信号64 是高速时钟信号。
通过基于时钟信号64将DRAM元件56和58处接收到的数据变成串行数据并且随后在FIFO缓冲器92中收集数据，存储器***50能够消除对于写矫平的需要。即，因为数据串行抵达，不再对于不同并行比特有同时抵达的任何要求，所以不需要用以实现此类同时抵达的复杂规程(例如，写矫平)。进一步，本公开的诸方面还在具有相当功率节省益处同时不必缩放总线频率的情况下提供可调节带宽。具体而言，若不需要未使用的通道，就可以关闭未使用的通道。通过当较低带宽可能时关闭通道且当要求更多带宽时重新激活通道，实现了动态带宽。相反，常规存储器***(诸如图1的存储器***10)能够仅通过时钟频率缩放来实现此类动态带宽。因为时钟频率缩放要求整个时钟架构 (从PLL到时钟分布)来动态改变频率以节省功率，此类时钟频率缩放通常是高成本的并且消耗存储器***内相对大量的面积。启用带宽缩放而非频率缩放实现了功率节省而没有与动态频率缩放相关联的复杂度。此外，若需要带宽缩放的进一步选项，可以使用时钟信号64的分频器(例如，可以由简单后分频器实现的2n分频)或者包括选择性通道激活的其他感兴趣的选项。
就这一点而言，图4解说了图2的存储器***50，该图2的存储器***具有通过使用串行数据转移和选择性通道激活完成的带宽和功率缩放。注意，处于简化起见，省略了SoC52的一些元件。SoC 52包括用于第一M通道总线 80(1)的第一切换元件96和用于其他M通道总线80(2)-80(N)的对应附加切换元件，尽管针对M通道总线80(N)仅解说了第二切换元件98。第一切换元件 96可以具有允许个体数据通道82(1)(1)-82(1)(M)停用的开关。类似地，第二切换元件98可以具有允许个体数据通道82(N)(1)-82(N)(M)停用的开关。附加切换元件可以具有类似的开关，并且针对其他M通道总线可以存在类似的切换元件。控制***60可以控制第一和第二切换元件96和98。通过激活和停用个体通道，改变了M通道总线80的有效带宽。例如，通过关闭一半的数据通道 82(1)(1)-82(1)(M)，M通道总线80(1)的带宽被减半并且功耗被减半。虽然被解说且描述为第一和第二切换元件96和98，应当领会此类路由可以通过以上描述的复用器完成。注意，给定数据通道82可在有限数目的导线上包括二进制数据和/或编码码元二者。
针对硬件的背景，图5解说了根据本公开的示例性方面的解说可以与图2 的存储器***50联用的过程100的流程图。过程100通过在SoC(AP)52中提供串化器74来开始(框102)。在DRAM元件56和58中提供了(诸)解串器90(框104)。此外，在DRAM元件56和58中提供了(诸)解串器90、 (诸)FIFO缓冲器92(框106)。
继续参见图5，在提供硬件之际，生成了要存储在(诸)DRAM元件56 (和58)中的数据。如此生成的数据被断为码字，这些码字的每个字节在SoC (AP)52处由串化器74串行化(框108)。控制***60确定了使用哪个数据通道来传送经串行化数据，并且将经串行化数据路由到恰适的数据通道。随后SoC 52跨M通道总线(例如，M通道总线80(1)-80(N))的单个数据通道(例如，数据通道82(X)(Y))向DRAM元件(例如，DRAM元件56)传送数据的经串行化字节(框110)。当正在发送多个字节时，控制***60可以确定并改变用来传送数据的不同字节的数据通道的数目(框112)。
继续参照图5，过程100通过在(诸)DRAM元件56和58处接收经串行化数据来继续(框114)。解串器90随后在(诸)DRAM元件56和58处将该数据解串行化(框116)。经解串行化数据存储在(诸)FIFO缓冲器中(框 118)并且从(诸)FIFO缓冲器加载到(诸)存储器阵列94(框120)。
如以上所注意到的，因为M通道总线80和M’通道总线84的速度相对较高，字节的第一比特和字节的最后比特的抵达之间的延迟相对较小。由此，当与写矫平和/或使用可变频率PLL相关联的花费和困难相比，由解串行化和在 FIFO缓冲器92存储中的延迟所引入的任何等待时间是可接受的。
根据本文中所公开的DRAM接口的串行数据传输可在任何基于处理器的设备中被提供或被集成到任何基于处理器的设备中。不作为限定的示例包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器、以及便携式数字视频播放器。
就这一点而言，图6解说了可采用如图2中所解说的存储器***50的串行数据传输的基于处理器的***130的示例。在这一示例中，基于处理器的***130包括一个或多个中央处理单元(CPU)132，其各自包括一个或多个处理器134。(诸)CPU 132可具有耦合至(诸)处理器134以用于对临时存储的数据进行快速访问的高速缓存存储器136。(诸)CPU 132被耦合到***总线138，且可将基于处理器的***130中所包括的诸设备互耦。如众所周知的，(诸)CPU 132通过在***总线138上交换地址、控制、和数据信息来与这些其他设备通信。注意，***总线可以是图2的总线80、84，或者M通道总线 80、84可以在CPU 132内部。
其它设备可被连接到***总线138。如图6中所解说的，作为示例，这些设备可包括存储器***140、一个或多个输入设备142、一个或多个输出设备 144、一个或多个网络接口设备146、以及一个或多个显示器控制器148。(诸) 输入设备142可包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(诸)输出设备144可包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。(诸)网络接口设备146可以是被配置成允许往来于网络150的数据交换的任何设备。网络150可以是任何类型的网络，包括但不限于：有线或无线网络、私有或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、蓝牙TM网络和因特网。(诸)网络接口设备146可被配置成支持所期望的任何类型的通信协议。
(诸)CPU 132还可被配置成通过***总线138访问(诸)显示器控制器 148以控制发送给一个或多个显示器152的信息。(诸)显示器控制器148经由一个或多个视频处理器154向(诸)显示器152发送要显示的信息，视频处理器154将要显示的信息处理成适于(诸)显示器152的格式。(诸)显示器152可包括任何类型的显示器，包括但不限于：阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。
本领域技术人员将进一步领会，结合本文所公开的诸方面描述的各种解说性逻辑块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其它处理设备执行的指令、或这两者的组合。作为示例，本文中描述的设备可被用在任何电路、硬件组件、集成电路(IC)、或IC芯片中。本文所公开的存储器可以是任何类型和大小的存储器，且可被配置成存储所需的任何类型的信息。为清楚地解说这种可互换性，以上已经以其功能性的形式一般地描述了各种解说性组件、框、模块、电路和步骤。此类功能性如何被实现取决于具体应用、设计选择、和/或加诸于整体***上的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文中公开的诸方面描述的各种解说性逻辑块、模块、以及电路可用设计成执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合，例如DSP与微处理器的组合、多个微处理器、与DSP核心协同的一个或多个微处理器、或任何其它此类配置。
本文所公开的各方面可被体现为硬件和存储在硬件中的指令，并且可驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM (EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、 CD-ROM、或本领域中所知的任何其它形式的计算机可读介质中。示例性存储介质被耦合到处理器，以使得处理器能从/向该存储介质读取/写入信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC 中。ASIC可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、基站或服务器中。
还注意到，本文任何示例性方面中描述的操作步骤是为了提供示例和讨论而被描述的。所描述的操作可按除了所解说的顺序以外的众多不同顺序来执行。而且，在单个操作步骤中描述的操作实际上可在多个不同步骤中执行。另外，在示例性方面中讨论的一个或多个操作步骤可被组合。应理解，如对本领域技术人员显而易见地，在流程图中解说的操作步骤可进行众多不同的修改。本领域技术人员还将理解，可使用各种不同技术中的任何一种来表示信息和信号。例如，贯穿上面描述始终可能被述及的数据、指令、命令、信息、信号、位(比特)、码元、和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖特征一致的最广义的范围。

Claims (18)

1.一种方法，包括：
在应用处理器AP处将数据的字节串行化；
确定总线的单个通道以用于将经串行化数据传送给动态随机存取存储器DRAM元件；
跨所述总线的所确定的单个通道向所述DRAM元件传送数据的经串行化字节；
在所述DRAM元件处从所述总线的所述单个通道接收数据的所述经串行化字节；
在所述AP处将数据的一个以上其他字节串行化；
在所述总线的不同通道上向所述DRAM元件发送数据的所述一个以上其他字节；以及
基于存在多少数据的一个以上其他字节来改变所使用的所述不同通道的数目，其中，改变包括关闭所述总线的不需要的通道以减小所述总线的带宽。
2.如权利要求1所述的方法，其特征在于，进一步包括在所述DRAM元件处将数据的所述经串行化字节解串行化。
3.如权利要求2所述的方法，其特征在于，进一步包括在先进先出FIFO缓冲器中存储数据的经解串行化字节。
4.如权利要求1所述的方法，其特征在于，进一步包括，将来自数据的经解串行化字节的数据加载到所述DRAM元件的存储器阵列中。
5.一种存储器***，包括：
通信总线，其包括多个数据通道和命令通道；
应用处理器AP，包括：
串化器；
操作地耦合到所述通信总线的总线接口；以及
控制***，其配置成使得所述串化器将数据的字节串行化并且通过所述总线接口向所述通信总线传递数据的经串行化字节；以及
动态随机存取存储器DRAM***，其包括：
操作地耦合到所述通信总线的DRAM总线接口；
解串器，其配置成从所述DRAM总线接口接收数据并将所接收到的数据解串行化；以及
存储器阵列，其配置成存储由所述DRAM元件接收到的数据；
其中，所述控制***进一步配置成在所述多个数据通道上发送数据并且基于所计算的将所述数据发送给所述DRAM元件所要求的带宽来改变数据通道的数目，其中，改变包括关闭不需要的数据通道以减小所述总线的带宽。
6.如权利要求5所述的存储器***，其特征在于，所述DRAM元件进一步包括先进先出FIFO缓冲器，其配置成在经解串行化的数据加载到所述存储器阵列中之前存储所述经解串行化的数据。
7.如权利要求5所述的存储器***，其特征在于，所述通信总线进一步包括时钟通道。
8.如权利要求7所述的存储器***，其特征在于，所述时钟通道是所述命令通道。
9.如权利要求5所述的存储器***，其特征在于，所述AP进一步包括锁相环来创建时钟信号。
10.一种应用处理器AP，包括：
串化器；
操作地耦合到通信总线的总线接口，并且所述总线接口配置成处理与所述通信总线相关联的多个数据通道；以及
控制***，其配置成使得所述串化器将数据的字节串行化并且通过所述总线接口向所述通信总线的单个通道传递数据的经串行化字节；
其中，所述控制***进一步配置成基于所计算的将所述数据发送给DRAM元件所要求的带宽来改变数据通道的数目，其中，改变包括关闭不需要的数据通道以减小所述总线的带宽。
11.如权利要求10所述的AP，其特征在于，进一步包括锁相环来创建时钟信号，所述时钟信号由所述总线接口使用。
12.如权利要求10所述的AP，其特征在于，所述总线接口配置成耦合到通信通道，所述通信通道配置成接收时钟信号和命令与地址信号。
13.如权利要求12所述的AP，其特征在于，所述通信通道配置成携带所述时钟信号和所述命令与地址信号二者。
14.一种动态随机存取存储器DRAM元件，其包括：
操作地耦合到通信总线的DRAM总线接口，所述DRAM总线接口配置成从所述通信总线接收多个数据通道；
解串器，其配置成从所述DRAM总线接口接收数据并将所接收到的数据解串行化；以及
存储器阵列，其配置成存储由所述DRAM元件接收到的所述数据；
其中，所使用的数据通道的数目基于所计算的将所述数据发送给所述DRAM元件所要求的带宽来改变，其中，改变包括关闭不需要的数据通道以减小所述总线的带宽。
15.如权利要求14所述的DRAM元件，其特征在于，所述多个数据通道中的一者包括时钟通道。
16.如权利要求14所述的DRAM元件，其特征在于，所述多个数据通道中的一者包括命令通道。
17.如权利要求14所述的DRAM元件，其特征在于，进一步包括先进先出FIFO缓冲器，所述FIFO缓冲器连接到所述解串器并且配置成从所述解串器接收经解串行化的数据。
18.如权利要求17所述的DRAM元件，其特征在于，所述FIFO缓冲器进一步配置成将数据加载到所述存储器阵列。
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