CN106375880B - 一种基于fpga的e1接口群电路 - Google Patents

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Abstract

本发明涉及一种基于FPGA的E1接口群电路，所述电路包括：TDM接口模块、发送组帧模块、发送编码模块、HDLC流控制模块、接收解帧模块、接收解码模块；所述发送组帧模块连接所述TDM接口模块、发送编码模块、HDLC流控制模块；所述接收解帧模块连接所述TDM接口模块、接收解码模块、HDLC流控制模块。本发明采用FPGA现场可编程门阵列实现了通信应用中的E1接口电路，不但满足了现有程控交换机的接口需求，且集成度高，管理简单，为大规模通信产品的开发，提供了更具市场竞争力的方案。

Description

一种基于FPGA的E1接口群电路
技术领域
本发明属于E1接口电路技术领域，具体涉及一种基于FPGA的E1接口群电路。
背景技术
目前，作为程控电话交换机使用的主流中继接口，大部分厂家还使用专用的接口芯片来实现中继产品的研发。专用芯片成本高，集成度低(目前单芯片最多8个E1接口)，只能用于小规模E1接口设备和终端接口设备使用。
根据市场的发展，越来越多的客户开始使用大并发数的电话接入设备，现有的产品中继接口集成度低，无法在限定的设备空间中实现几十甚至上百个E1接口。现在的FPGA芯片，不但体积小，资源多，且管脚丰富，为最小的空间里实现了超大路数E1接口，提供了条件。
发明内容
为解决以上问题，本发明提出了一种使用FPGA现场可编程门阵列实现了通信应用中的E1接口电路的方案，采用同步时分复用技术将30个语音信道和2个控制信道复合在一条2.048Mbit/s的高速信道上。
具体的，本发明提供一种基于FPGA的E1接口群电路，所述电路包括：TDM接口模块、发送组帧模块、发送编码模块、HDLC流控制模块、接收解帧模块、接收解码模块；
所述发送组帧模块连接所述TDM接口模块、发送编码模块、HDLC流控制模块；所述接收解帧模块连接所述TDM接口模块、接收解码模块、HDLC流控制模块。
进一步，如上所述的基于FPGA的E1接口群电路，所述电路进一步包括时钟管理模块，其为所述电路提供***时钟和同步时钟。
进一步，如上所述的基于FPGA的E1接口群电路，所述时钟管理模块连接所述发送编码模块和接收解码模块。
进一步，如上所述的基于FPGA的E1接口群电路，所述TDM接口模块采用8.192M设计：每条TDM设计了4根数据线，即时钟(CLK)、同步信号(SYNC)、数据发送(DTX)、数据接收(DRX)。
进一步，如上所述的基于FPGA的E1接口群电路，所述HDLC流控制模块采用数据并行总线接口来实现。
进一步，如上所述的基于FPGA的E1接口群电路，所述E1接口为HDB3编码的方式。
本发明使用FPGA现场可编程门阵列实现了通信应用中的E1接口电路，该方案不但满足了现有程控交换机的接口需求，且集成度高，管理简单，为大规模通信产品的开发，提供了更具市场竞争力的方案。
附图说明
图1为本发明基于FPGA的E1接口群电路的模块原理示意图；
图2为FPGA设计中TDM接口模块图；
图3为FPGA设计中数据总线接口模块图；
图4为FPGA设计中E1接口HDB3编码的时序示意图。
具体实施方式
下面结合附图和实施例对本发明进行详细的描述。
图1为本发明基于FPGA的E1接口群电路的模块原理示意图，所述电路由FPGA及其周边电路实现。所述电路包括：TDM接口模块、发送组帧模块、发送编码模块、HDLC流控制模块、接收解帧模块、接收解码模块；所述发送组帧模块连接所述TDM接口模块、发送编码模块、HDLC流控制模块；所述接收解帧模块连接所述TDM接口模块、接收解码模块、HDLC流控制模块。其中，各个模块具有如下功能：
TDM接口模块：将接口上的TDM数据转成FPGA芯片内部的数据流；将FPGA芯片内部的数据流组成TDM接口数据，并发送。
HDLC流控制模块：将CPU发送的数据转成FPGA芯片内部的数据流；将FPGA芯片内部的数据流转成CPU通过数据总线可读取的数据。
发送组帧模块：将收到的数据重新组合成按照E1时序排序的串行数据流。
接收解帧模块：从接受到的E1接口的串行数据流中解析出每个时隙的数据，并根据其数据类型发送到TDM接口模块和HDLC流控制模块。
发送编码模块：将发送组帧模块送来的串行数据，进行HDB3编码，并送到E1接口。
接收解码模块：把收到的数据，进行HDB3解码，并送到接收解帧模块。把解析出来的时钟信号发到时钟管理模块。
图1中，发送端根据***时钟或者RXCLK(线路接收时钟)进行组帧，其中1条TDM接口信号对应4条E1接口。第一条E1接口使用TDM中的0～31时隙，第二条E1接口使用TDM中的32～63时隙，第三条E1接口使用TDM中的64～95时隙，第四条E1接口使用TDM中的96～125时隙。其中每个E1接口的0时隙，不从TDM端获取，而是自己生成复帧同步信号；16时隙，也不从TDM短获取，而是从HDLC接口流获取，如果HDLC接口上没有数据，则***“01111110”。接收端：从E1接口的线路上，解析出RXCLK(线路接收时钟)进行解帧。先通过0时隙的复帧同步信号进行同步，即确认0时隙在串行数据传输中的位置，生成同步信号。然后依次将1～15，17～31时隙的数据送到TDM端进行重新组合输出。其中16时隙的数据按照HDLC的规则，进行解析和校验，并将结果送往HDLC接口流，***的“01111110”直接丢弃，不进行处理。
本发明采用FPGA实现了TDM到标准E1接口的转换，在转换过程中，集成E1接口所需的HDLC通道，CRC4校验，CRC16校验，复帧同步等。
本发明的TDM接口模块采用8.192M设计：每条TDM设计了4根数据线，即CLK(时钟)、SYNC(同步信号)、DTX(数据发送)、DRX(数据接收)，具体时序参照附图2所示。由于本端交换机采用8KHz的8位语音采样，因此每条TDM接口最多可以承载8.192M/8K/8＝128个时隙。其中0、32、64、96时隙作为E1接口的同步时隙，16、48、80、112时隙作为协议信令传输通道，即HDLC接口。
本发明的HDLC流控制模块采用数据并行总线接口来实现：HDLC接口用于协议的通信，由***上的CPU来控制。CPU与FPGA之间的数据传输，采用数据并行总线来实现。数据并行总线接口包含，A0～A15(地址总线)，D0～D7(数据总线)、WR(写控制信号)、RD(读控制信号)、CS(使能信号)，具体时序参照附图3所示。HDLC数据帧格式：起始标志，要传输的数据块，结束标志。
包括起始和终止标志的信息块称为HDLC的“数据帧”。起始和终止标志采用相同的帧间隔符“01111110”，即在HDLC规程中，帧与帧之间用“01111110”所分隔，“帧”构成了通信双方交换的最小单位。
本发明E1接口设计为HDB3编码的方式：HDB3码是一种AMI码的改进型，它的编码原理可简述为，在消息的二进制代码序列中：(1)当连“0”码的个数不大于3时，HDB3编码规律与AMI码相同，即“1”码变为“+1”、“-1”交替脉冲；(2)当代码序列中出现4个连“0”码或超过4个连“0”码时，把连“0”段按4个“0”分节，即“0000”，并使第4个“0”码变为“1”码，用V脉冲表示。这样可以消除长连“0”现象。为了便于识别V脉冲，使V脉冲极性与前一个“1”脉冲极性相同。这样就破坏了AMI码极***替的规律，所以V脉冲为破坏脉冲，把V脉冲和前3个连“0”称为破坏节“000V”；(3)为了使脉冲序列仍不含直流分量，则必须使相邻的破坏点V脉冲极***替；(4)为了保证前面两条件成立，必须使相邻的破坏点之间有奇数个“1”码。如果原序列中破坏点之间的“1”码为偶数，则必须补为奇数，即将破坏节中的第一个“0”码变为“1”，用B脉冲表示。这时破坏节变为“B00V”形式。B脉冲极性与前一“1”脉冲极性相反，而B脉冲极性和V脉冲极性相同。
HDB3编码的硬件实现：HDB3编码硬件的实现主要考虑接口上需要输出3种电平信号，即V+、0、V-。3种信号电平决定了FPGA引脚上必须使用2个高速IO来定义。即IO1＝1、IO2＝0表示V+；IO1＝0、IO2＝0表示0；IO1＝1、IO2＝1表示0，IO1＝0、IO2＝1表示V-。具体时隙详见附图4。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若对本发明的这些修改和变型属于本发明权利要求及其同等技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种基于FPGA的E1接口群电路，其特征在于：
所述电路包括：TDM接口模块、发送组帧模块、发送编码模块、HDLC流控制模块、接收解帧模块、接收解码模块；
所述发送组帧模块连接所述TDM接口模块、发送编码模块、HDLC流控制模块；所述接收解帧模块连接所述TDM接口模块、接收解码模块、HDLC流控制模块；
所述TDM接口模块采用8.192M设计：每条TDM具有4根数据线，即时钟(CLK)、同步信号(SYNC)、数据发送(DTX)、数据接收(DRX)；所述TDM接口模块将接口上的TDM数据转成FPGA芯片内部的数据流，将FPGA芯片内部的数据流组成TDM接口数据，并发送；
所述HDLC流控制模块采用数据并行总线接口来实现，所述HDLC流控制模块将CPU发送的数据转成FPGA芯片内部的数据流，或者将FPGA芯片内部的数据流转成CPU通过数据总线可读取的数据。
2.如权利要求1所述的基于FPGA的E1接口群电路，其特征在于：
所述电路进一步包括时钟管理模块，其为所述电路提供***时钟和同步时钟。
3.如权利要求2所述的基于FPGA的E1接口群电路，其特征在于：
所述时钟管理模块连接所述发送编码模块和接收解码模块。
4.如权利要求1所述的基于FPGA的E1接口群电路，其特征在于：
所述E1接口为HDB3编码方式。
5.如权利要求1所述的基于FPGA的E1接口群电路，其特征在于：
所述发送组帧模块将收到的数据重新组合成按照E1时序排序的串行数据流。
6.如权利要求1所述的基于FPGA的E1接口群电路，其特征在于：
所述接收解帧模块从接收到的E1接口的串行数据流中解析出每个时隙的数据，并根据其数据类型发送到TDM接口模块和HDLC模块。
7.如权利要求1所述的基于FPGA的E1接口群电路，其特征在于：
所述发送编码模块将发送组帧模块送来的串行数据进行HDB3编码，并送到E1接口。
8.如权利要求1所述的基于FPGA的E1接口群电路，其特征在于：
所述接收解码模块把收到的数据进行HDB3解码，并送到接收解帧模块，并把解析出来的时钟信号发到时钟管理模块。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111031019A (zh) * 2019-12-02 2020-04-17 上海微波技术研究所（中国电子科技集团公司第五十研究所） E1通信协议的实现方法及***
CN111800637A (zh) * 2020-05-20 2020-10-20 深圳市风云实业有限公司 一种利用fpga实现hdb3编解码的***及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101340336A (zh) * 2008-08-11 2009-01-07 杭州瑞纳科技有限公司 基于e1的以太网高效传输方法
CN202035013U (zh) * 2011-05-19 2011-11-09 厦门福信光电集成有限公司 基于gfp的多e1到以太网协议转换器
CN202111737U (zh) * 2011-07-05 2012-01-11 厦门福信光电集成有限公司 网管增强型e1/eth协议转换器
CN103841009A (zh) * 2014-03-13 2014-06-04 武汉虹信通信技术有限责任公司 一种以太网数据和e1数据的转换与级联的fpga实现方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7339924B1 (en) * 1998-09-30 2008-03-04 Cisco Technology, Inc. Method and apparatus for providing ringing timeout disconnect supervision in remote telephone extensions using voice over packet-data-network systems (VOPS)

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101340336A (zh) * 2008-08-11 2009-01-07 杭州瑞纳科技有限公司 基于e1的以太网高效传输方法
CN202035013U (zh) * 2011-05-19 2011-11-09 厦门福信光电集成有限公司 基于gfp的多e1到以太网协议转换器
CN202111737U (zh) * 2011-07-05 2012-01-11 厦门福信光电集成有限公司 网管增强型e1/eth协议转换器
CN103841009A (zh) * 2014-03-13 2014-06-04 武汉虹信通信技术有限责任公司 一种以太网数据和e1数据的转换与级联的fpga实现方法

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Effective date of registration: 20211020

Granted publication date: 20190726

Pledgee: China Merchants Bank (CMB) Limited by Share Ltd. Wenzhou branch

Pledgor: SHENOU COMMUNICATION EQUIPMENT Co.,Ltd.

Registration number: Y2021330001976

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