CN106373602A - 存储***和存储***的操作方法 - Google Patents

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Abstract

一种存储***可以包括：存储器件，存储器件包括具有耦接至多个字线并且适用于储存从主机请求的读取数据和写入数据的多个存储单元的多个页，每个存储块包括所述页的多个存储块，每个平面包括所述存储块的多个平面，以及每个存储芯片包括所述平面的多个存储芯片；以及控制器，控制器适用于以多个片段为基础来搜索与从主机接收到的读取命令相对应的读取数据的映射数据，触发与通过搜索各个片段而搜索到的映射数据相对应的存储芯片，读取储存在触发的存储芯片中的数据，以及将读取数据传送至主机。

Description

存储***和存储***的操作方法
相关申请的交叉引用
本申请要求2015年7月21日提交的第10-2015-0102948号的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及一种存储***，更具体地，涉及一种用于处理数据的存储***、存储器件及其操作方法。
背景技术
计算机环境范式已经变为能够随时随地使用的普适计算***。结果，便携式电子设备(诸如，移动电话、数字照相机和笔记本电脑)的使用持续快速增加。便携式电子设备通常使用具有一个或更多个半导体存储器件的存储***作为数据储存设备。数据储存设备可以用作便携式电子设备的主存储设备或辅助存储设备。
由于使用半导体存储器件的数据储存设备不具有移动部件，因此它们提供优异的稳定性、耐久性、高信息访问速度和低功耗。具有这些优点的数据储存设备的示例包括通用串行总线(USB)存储器件、具有各种接口的存储卡和固态驱动器(SSD)。
发明内容
本发明的各种实施例针对一种提供快速和高效的数据处理的存储***、存储器件及其操作方法。
在实施例中，存储***可以包括：存储器件，存储器件包括具有耦接至多个字线并且适用于储存从主机请求的读取数据和写入数据的多个存储单元的多个页，每个存储块包括所述页的多个存储块，每个平面包括所述存储块的多个平面，以及每个存储芯片包括所述平面的多个存储芯片；以及控制器，控制器适用于以多个片段为基础来搜索与从主机接收到的读取命令相对应的读取数据的映射数据，触发与通过搜索各个片段而搜索到的映射数据相对应的存储芯片，读取储存在触发的存储芯片中的数据，以及将读取数据传送至主机。
控制器可以通过搜索第一片段来交叠和搜索第一存储芯片和第二存储芯片相对应的第一映射数据。
在读取数据中，第一映射数据可以包括全部关于储存在第一存储芯片中的第一读取数据的映射数据以及关于储存在第二存储芯片中的第二读取数据的部分映射数据。
当从第一存储芯片读取第一读取数据时，控制器可以通过搜索第二片段来交叠和搜索与第二存储芯片和第三存储芯片相对应的第二映射数据，以及根据第一映射数据和第二映射数据来触发第二存储芯片和第三存储芯片。
第二映射数据可以包括关于第二读取数据的其他映射数据以及关于储存在第三存储芯片中的第三读取数据的部分映射数据。
可以根据第一映射数据和第二映射数据来顺序地触发第一存储芯片至第三存储芯片，以及控制器可以顺序地从触发的第一存储芯片至第三存储芯片读取第一读取数据至第三读取数据。
当将第一读取数据传送至主机时，控制器可以从触发的第二存储芯片读取第二读取数据。
当将第一读取数据传送至主机时，控制器可以通过搜索第三片段来交叠和搜索与第三存储芯片和第四存储芯片相对应的第三映射数据，以及根据第二映射数据和第三映射数据来顺序地触发第三存储芯片和第四存储芯片。
控制器可以在将第二读取数据传送至主机时，从触发的第三存储芯片读取第三读取数据，以及在将第三读取数据传送至主机时，读取储存在触发的第四存储芯片中的第四数据。
片段可以根据用于储存在存储芯片中的数据的读取时间来确定，以及控制器可以通过搜索各个片段来交叠和搜索关于从其相继读取数据的存储芯片的映射数据。
在实施例中，一种存储***的操作方法可以包括：对多个页(所述多个页被包括在存储器件的多个存储芯片中包括的多个存储块的每个存储块中，每个页包括耦接至多个字线的多个存储单元)检查与从主机接收到的读取命令相对应的读取数据；以多个片段为基础来搜索与读取数据相对应的映射数据；触发与通过搜索各个片段而搜索到的各个映射数据相对应的存储芯片；以及读取储存在触发的存储芯片中的数据并且将读取数据提供至主机。
映射数据的搜索可以包括通过搜索第一片段来交叠和搜索与第一存储芯片和第二存储芯片相对应的第一映射数据。
在读取数据中，第一映射数据可以包括关于储存在第一存储芯片中的第一读取数据的全部映射数据以及关于储存在第二存储芯片中的第二读取数据的部分映射数据。
映射数据的搜索可以包括：当从第一存储芯片读取第一读取数据时，通过搜索第二片段来交叠和搜索与第二存储芯片和第三存储芯片相对应的第二映射数据，以及存储芯片的触发可以包括：当从第一存储芯片读取第一读取数据时，根据第一映射数据和第二映射数据来触发第二存储芯片和第三存储芯片。
第二映射数据可以包括关于第二读取数据的其他映射数据以及关于储存在第三存储芯片中的第三读取数据的部分映射数据。
可以根据第一映射数据和第二映射数据来顺序地触发第一存储芯片至第三存储芯片，以及数据的读取可以包括从触发的第一存储芯片至第三存储芯片顺序地读取第一读取数据至第三读取数据并且将读取数据传送至主机。
数据的读取可以包括：在将第一读取数据传送至主机时从触发的第二存储芯片读取第二读取数据。
映射数据的搜索可以包括：在将第一读取数据传送至主机时，通过搜索第三片段来交叠和搜索与第三存储芯片和第四存储芯片相对应的第三映射数据，以及存储芯片的触发可以包括：在将第一读取数据传送至主机时，根据第二映射数据和第三映射数据来顺序地触发第三存储芯片和第四存储芯片。
数据的读取可以包括：在将第二读取数据传送至主机时，从触发的第三存储芯片读取第三读取数据，以及在将第三读取数据传送至主机时，读取储存在触发的第四存储芯片中的第四读取数据。
片段可以根据用于储存在存储芯片中的数据的读取时间来确定，以及映射数据的搜索可以包括通过搜索各个片段来交叠和搜索关于从其相继读取数据的存储芯片的映射数据。
附图说明
图1是图示根据本发明的实施例的包括存储***的数据处理***的示图。
图2是图示根据本发明的实施例的在图1中所示的存储***中采用的存储器件的示图。
图3是图示根据本发明的实施例的存储器件中的存储块的电路图。
图4至图11是示意性图示根据本发明的实施例的图2中所示的存储器件的示图。
图12至图13是图示根据本发明的实施例的存储***的数据处理操作的示图。
图14是示意性图示根据本发明的实施例的存储***的数据处理的流程图。
具体实施方式
以下将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施而不应当被解释为局限于本文所阐述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底和完整的。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中指代相同的部分。
附图不一定成比例，在某些情况下，可能已经夸大比例以清楚地说明实施例的特征。当元件被称为连接或耦接至另一个元件时，应当理解的是，前者可以直接连接或耦接至后者，或者经由它们之间的中间元件电连接或电耦接至后者。此外，当描述一物“包含”(或“包括”)或“具有”一些元件时，如果没有特定限制，则应当理解为其可以包含(或包括)或具有这些元件，或者其可以包含(或包括)或具有其他元件以及那些元件。除非另外说明，否则单数形式的术语可以包括复数形式。
参照图1，根据本发明的实施例，提供一种数据处理***100。该数据处理***可以包括主机102和存储***110。
主机102可以包括例如，诸如移动电话、MP3播放器和膝上型计算机的便携式电子设备或诸如台式计算机、游戏机、TV和投影仪的电子设备。
存储***110可以响应于来自主机102的请求而操作，且具体地，储存要被主机102访问的数据。
存储***110可以用作主机102的主存储***或辅助存储***。存储***110可以根据要与主机102电耦接的主机接口的协议而用各种类型的储存设备中的任意一种来实施。存储***110可以用诸如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)储存设备、通用快闪储存(UFS)设备、紧凑型闪存(CF)卡、智能媒体(SM)卡和记忆棒等的各种类型的储存设备中的任意一种来实施。
用于存储***110的储存设备可以用易失性存储器件(诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))或非易失性存储器件(诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和电阻式RAM(RRAM))来实施。
存储***110可以包括储存要被主机102访问的数据的存储器件150以及可以控制将数据储存在存储器件150中的控制器130。
控制器130和存储器件150可以被集成至一个半导体器件中。例如，控制器130和存储器件150可以被集成至一个半导体器件并且配置固态驱动器(SSD)。当存储***110用作SSD时，可以显著地提高与存储***110电耦接的主机102的操作速度。
控制器130和存储器件150可以被集成至一个半导体器件中并且配置存储卡。控制器130和存储卡150可以被集成至一个半导体器件中，并且配置诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型MMC、安全数字(SD)卡、迷你SD、微型SD和SDHC以及通用快闪储存(UFS)设备的存储卡。
例如，存储***110可以是或者包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字照相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字录像机、数字视频播放器、包括数据中心的储存器、能够在无线环境下收发信息的设备、配置家庭网络的各种电子设备中的一种、配置计算机网络的各种电子设备中的一种、配置远程信息处理网络的各种电子设备中的一种、RFID设备或者配置计算***的各种组成元件中的一种。
存储***110的存储器件150可以在电源被中断时保持储存的数据。例如，存储器件可以在写入操作期间储存从主机102提供的数据，以及在读取操作期间将储存的数据提供给主机102。存储器件150可以包括多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页。每个页可以包括多个存储单元，多个字线(WL)电耦接至所述多个存储单元。存储器件150可以是非易失性存储器件，例如，快闪存储器。快闪存储器可以具有三维(3D)层叠结构。之后将参照图2至图11来详细描述存储器件150的三维(3D)层叠结构的示例。
存储***110的控制器130可以响应于来自主机102的请求来控制存储器件150。控制器130可以将从存储器件150读取的数据提供给主机102，以及可以将从主机102提供的数据储存在存储器件150中。控制器130可以控制存储器件150的总体操作(诸如读取操作、写入操作、编程操作和擦除操作)。
例如，控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪存控制器142和存储器144。
主机接口单元132可以处理从主机102提供的命令和数据，以及可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、***组件互连快速(PCI-E)、串行附件SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机***接口(SCSI)、增强型小盘接口(ESDI)和集成驱动电路(IDE)的各种接口协议中的至少一种来与主机102通信。
ECC单元138可以在读取操作期间检测并校正从存储器件150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138不会校正错误位，并且可以输出指示校正错误位失败的错误校正失败信号。
ECC单元138可以基于诸如低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆(BCH，Bose-Chaudhuri-Hocquenghem)码、涡轮码(turbo code)、里德-所罗门(RS，Reed-Solomon)码、卷积码、递归***码(RSC)、格形编码调制(TCM)和块编码调制(BCM)等的编码调制来执行错误校正操作。ECC单元138可以包括用于错误校正操作的所有电路、***或设备。
PMU 140可以提供和管理用于控制器130的电源，例如，用于包括在控制器130中的组成元件的电源。
NFC 142可以用作控制器130与存储器件150之间的存储器接口，以允许控制器130响应于来自主机102的请求来控制存储器件150。当存储器件150是快闪存储器时，且具体地，当存储器件150是NAND快闪存储器时，NFC 142可以产生用于存储器件150的控制信号以及在处理器134的控制下处理数据。
存储器144可以用作存储***110和控制器130的工作存储器，并且储存用于驱动存储***110和控制器130的数据。控制器130可以响应于来自主机102的请求来控制存储器件150。例如，控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。当控制器130控制存储器件150的操作时，存储器144可以储存由控制器130和存储器件150使用的数据以用于诸如读取操作、写入操作、编程操作和擦除操作的操作。
存储器144可以利用易失性存储器来实施。存储器144可以利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可以储存由主机102和存储器件150使用的数据以用于读取操作和写入操作。为了储存该数据，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器和映射缓冲器等。
处理器134可以控制存储***110的常规操作，以及响应于来自主机102的写入请求或读取请求来控制针对存储器件150的写入操作或读取操作。处理器134可以驱动被称为闪存转换层(FTL)的固件来控制存储***110的常规操作。处理器134可以利用微处理器或中央处理单元(CPU)来实施。
管理单元(未示出)可以被包括在处理器134中，并且可以执行存储器件150的坏块管理。管理单元可以找到包括在存储器件150中的坏存储块(其不满足进一步使用的条件)并且对该坏存储块执行坏块管理。当存储器件150是快闪存储器(例如，NAND快闪存储器)时，在写入操作期间(例如，在编程操作期间)，可能因NAND逻辑功能的特性而发生编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可以被编程至新存储块中。此外，因编程失败导致的坏块严重地降低了具有3D层叠结构的存储器件150的利用效率以及存储***100的可靠性，从而需要可靠的坏块管理。
图2是图示图1中所示的存储器件150的示意图。
参照图2，存储器件150可以包括多个存储块，例如，第零存储块210至第(N-1)存储块240。多个存储块210至240中的每个可以包括多个页，例如，2M个页(2M PAGES)，本发明将不局限于该2M个页。多个页中的每个可以包括多个存储单元，多个字线电耦接至该多个存储单元。
此外，存储器件150可以包括多个存储块，根据在每个存储单元中可以储存或表示的位的数量而作为单电平单元(SLC)存储块和多电平单元(MLC)存储块。SLC存储块可以包括用每个存储单元能够储存1位数据的存储单元来实施的多个页。MLC存储块可以包括利用每个存储单元能够储存多位数据(例如，两位或更多位数据)的存储单元来实施的多个页。包括用每个存储单元能够储存3位数据的存储单元来实施的多个页的MLC存储块可以被定义为三电平单元(TLC)存储块。
多个存储块210至240中的每个可以在写入操作期间储存从主机设备102提供的数据，以及可以在读取操作期间将储存的数据提供给主机102。
图3是图示根据本发明的实施例的图1中所示的多个存储块152至156中的一个存储块的电路图。
参照图3，存储器件150的存储块152可以包括分别电耦接至位线BL0至BLm-1的多个单元串340。每列的单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MC0至MCn-1可以串联地电耦接在选择晶体管DST与SST之间。各个存储单元MC0至MCn-1可以由多电平单元(MLC)来配置，多电平单元(MLC)中的每个储存多位的数据信息。各个存储单元MC0至MCn-1也可以由单电平单元(SLC)来配置，单电平单元(SLC)中的每个可以储存单个位的信息。串340可以分别电耦接至对应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，以及“CSL”表示公共源极线。
虽然图3作为示例示出由NAND快闪存储单元配置的存储块152，但是要注意的是，存储块152不限于NAND快闪存储器。例如，存储块152可以实现为NOR快闪存储器、在其中组合了至少两种类型的存储单元的混合快闪存储器、或控制器被构建在存储芯片中的一体NAND快闪存储器(one-NAND flash memory)。半导体器件的操作特性不仅可以应用至在其中电荷储存层由导电浮栅配置的快闪存储器件，还可以应用至在其中电荷储存层由电介质层配置的电荷俘获闪存(CTF)。
存储器件150的电压供应块310可以提供根据操作模式而要被供应至各个字线的字线电压(例如，编程电压、读取电压和通过电压)以及要被供应至块体(bulk)(例如，在其中形成存储单元的阱区)的电压。电压供应块310可以在控制电路(未示出)的控制下执行电压发生操作。电压供应块310可以产生多个可变读取电压以产生多个读取数据，在控制电路的控制下选择存储单元阵列的存储块或扇区中的一个，选择选中存储块的字线中的一个，以及将字线电压提供至选中字线和未选中字线。
存储器件150的读/写电路320可以由控制电路控制，以及可以根据操作模式而用作感测放大器或写入驱动器。在验证/正常读取操作期间，读/写电路320可以用作用于从存储单元阵列读取数据的感测放大器。此外，在编程操作期间，读/写电路320可以用作根据要被储存在存储单元阵列中的数据而驱动位线的写入驱动器。读/写电路320可以在编程操作期间从缓冲器(未示出)接收要被写入在存储单元阵列中的数据，以及可以根据输入的数据来驱动位线。例如，读/写电路320可以包括分别与列(或位线)或列对(或位线对)相对应的多个页缓冲器322、324和326，且多个锁存器(未示出)可以被包括在页缓冲器322、324和326中的每个中。
图4至图11是图示图1中所示的存储器件150的示意图。
图4是图示图1中所示的存储器件150的多个存储块152至156的示例的框图。
参照图4，存储器件150可以包括多个存储块BLK0至BLKN-1，且存储块BLK0至BLKN-1中的每个可以实现为三维(3D)结构或垂直结构。各个存储块BLK0至BLKN-1可以包括沿第一方向至第三方向(例如，x轴方向、y轴方向和z轴方向)延伸的结构。
各个存储块BLK0至BLKN-1可以包括沿第二方向延伸的多个NAND串NS。多个NAND串NS可以沿第一方向和第三方向设置。每个NAND串NS可以电耦接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚设字线DWL和公共源极线CSL。各个存储块BLK0至BLKN-1可以电耦接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL和多个公共源极线CSL。
图5是图4中所示的多个存储块BLK0至BLKN-1中的一个存储块BLKi的透视图。图6是沿图5中所示的存储块BLKi的线I-I′截取的剖视图。
参照图5和图6，存储器件150的多个存储块之中的存储块BLKi可以包括沿第一方向至第三方向延伸的结构。
可以设置有衬底5111。衬底5111可以包括用第一类型杂质掺杂的硅材料。衬底5111可以包括用p型杂质掺杂的硅材料，或者可以是p型阱(例如，口袋型p阱)，并且包括围绕p型阱的n型阱。虽然实施例示出衬底5111是p型硅，但是要注意的是，衬底5111不局限于是p型硅。
沿第一方向延伸的多个掺杂区5311至5314可以设置在衬底5111之上。多个掺杂区5311至5314可以包含与衬底5111中所使用的杂质不同的第二类型杂质。多个掺杂区5311至5314可以用n型杂质掺杂。虽然这里假设第一掺杂区5311至第四掺杂区5314是n型，但是要注意的是，第一掺杂区5311至第四掺杂区5314不局限于是n型。
在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，沿第一方向延伸的多个电介质材料5112可以沿第二方向顺序地设置。电介质材料5112和衬底5111可以沿第二方向彼此分离预定距离。电介质材料5112可以沿第二方向彼此分离预定距离。电介质材料5112可以包括诸如氧化硅的电介质材料。要注意的是也可以使用其他适当的电介质材料。
在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，可以设置多个柱体5113，多个柱体5113沿第一方向顺序地布置并且沿第二方向穿过电介质材料5112。多个柱体5113可以分别穿过电介质材料5112并且可以与衬底5111电耦接。每个柱体5113可以由多种材料配置。每个柱体5113的表面层5114可以包括用第一类型杂质掺杂的硅材料。每个柱体5113的表面层5114可以包括用与衬底5111相同类型的杂质掺杂的硅材料。虽然这里假设每个柱体5113的表面层5114可以包括p型硅，但是每个柱体5113的表面层5114不局限于是p型硅。
每个柱体5113的内层5115可以由电介质材料形成。每个柱体5113的内层5115可以由诸如氧化硅的电介质材料填充。
在第一掺杂区5311与第二掺杂区5312之间的区域中，电介质层5116可以沿电介质材料5112、柱体5113和衬底5111的暴露表面设置。电介质层5116的厚度可以小于电介质材料5112之间的距离的一半。在其中可以布置除电介质材料5112和电介质层5116之外的材料的区域可以被设置在(i)设置在电介质材料5112的第一电介质材料的底表面之上的电介质层5116与(ii)设置在电介质材料5112的第二电介质材料的顶表面之上的电介质层5116之间。电介质材料5112位于第一电介质材料之下。
在第一掺杂区5311与第二掺杂区5312之间的区域中，导电材料5211至5291可以设置在电介质层5116的暴露表面之上。沿第一方向延伸的导电材料5211可以设置在邻近于衬底5111的电介质材料5112与衬底5111之间。具体地，沿第一方向延伸的导电材料5211可以设置在(i)布置在衬底5111之上的电介质层5116与(ii)布置在邻近于衬底5111的电介质材料5112的底表面之上的电介质层5116之间。
沿第一方向延伸的导电材料可以设置在(i)布置在电介质材料5112的一个电介质材料的顶表面之上的电介质层5116与(ii)布置在电介质材料5112的另一电介质材料(其布置在特定电介质材料5112之上)的底表面之上的电介质层5116之间。沿第一方向延伸的导电材料5221至5281可以设置在电介质材料5112之间。沿第一方向延伸的导电材料5291可以设置在最上电介质材料5112之上。沿第一方向延伸的导电材料5211至5291可以是金属材料。沿第一方向延伸的导电材料5211至5291可以是诸如多晶硅的导电材料。
在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向顺序地布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116以及沿第一方向延伸的多个导电材料5212至5292。
在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向顺序地布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116以及沿第一方向延伸的多个导电材料5213至5293。
漏极5320可以分别设置在多个柱体5113之上。漏极5320可以是用第二类型杂质掺杂的硅材料。漏极5320可以是用n型杂质掺杂的硅材料。虽然为了方便起见假设漏极5320包括n型硅，但是要注意的是，漏极5320不局限于是n型硅。每个漏极5320的宽度可以大于每个对应柱体5113的宽度。每个漏极5320可以以焊盘的形状设置在每个对应柱体5113的顶表面之上。
沿第三方向延伸的导电材料5331至5333可以设置在漏极5320之上。导电材料5331至5333可以沿第一方向顺序地布置。各个导电材料5331至5333可以与对应区域的漏极5320电耦接。漏极5320与沿第三方向延伸的导电材料5331至5333可以通过接触插塞电耦接。导电材料5331至5333可以是金属材料或者包括金属材料。导电材料5331至5333可以是诸如多晶硅的导电材料。
在图5和图6中，相应的柱体5113可以与电介质层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293一起形成串。相应的柱体5113可以与电介质层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293一起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。
图7是图6中所示的晶体管结构TS的剖视图。参照图7，在晶体管结构TS中，电介质层5116可以包括第一子电介质层至第三子电介质层5117、5118和5119。
每个柱体5113中的p型硅的表面层5114可以用作本体。邻近于柱体5113的第一子电介质层5117可以用作隧道电介质层，并且可以包括热氧化层。
第二子电介质层5118可以用作电荷储存层。第二子电介质层5118可以用作电荷捕获层，并且可以包括氮化物层或者诸如氧化铝层或氧化铪层等的金属氧化物层。
邻近于导电材料5233的第三子电介质层5119可以用作阻挡电介质层。邻近于沿第一方向延伸的导电材料5233的第三子电介质层5119可以形成为单层或多层。第三子电介质层5119可以是诸如氧化铝层或氧化铪层等的高-k电介质层，其具有比第一子电介质层5117和第二子电介质层5118大的介电常数。
导电材料5233可以用作栅极或控制栅极。即，栅极或控制栅极5233、阻挡电介质层5119、电荷储存层5118、隧道电介质层5117和本体5114可以形成晶体管或存储单元晶体管结构。例如，第一子电介质层5117至第三子电介质层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在所示实施例中，为了方便起见，每个柱体5113中的p型硅的表面层5114将被称为沿第二方向的本体。
存储块BLKi可以包括多个柱体5113。即，存储块BLKi可以包括多个NAND串NS。例如，存储块BLKi可以包括沿第二方向或垂直于衬底5111的方向延伸的多个NAND串NS。
每个NAND串NS可以包括沿第二方向布置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构可以用作源极选择晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构可以用作接地选择晶体管GST。
栅极或控制栅极可以对应于沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293。例如，栅极或控制栅极可以沿第一方向延伸并且形成字线和至少两个选择线，至少一个源极选择线SSL和至少一个接地选择线GSL。
沿第三方向延伸的导电材料5331至5333可以电耦接至NAND串NS的一端。沿第三方向延伸的导电材料5331至5333可以用作位线BL。即，在一个存储块BLKi中，多个NAND串NS可以电耦接至一个位线BL。
沿第一方向延伸的第二类型掺杂区5311至5314可以被设置至NAND串NS的另一端。沿第一方向延伸的第二类型掺杂区5311至5314可以用作公共源极线CSL。
存储块BLKi可以包括沿垂直于衬底5111的方向(例如，第二方向)延伸的多个NAND串NS，并且可以用作在其中多个NAND串NS电耦接至一个位线BL的NAND快闪存储块(例如，电荷捕获型存储器的NAND快闪存储块)。
虽然图5至图7示出沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293设置成9层，但是要注意的是，导电材料不局限于设置成9层。例如，沿第一方向延伸的导电材料可以设置成8层、16层或任意多层。换句话说，在一个NAND串NS中，晶体管的数量可以是8、16或更多。
此外，虽然图5至图7图示3个NAND串NS电耦接至一个位线BL，但是要注意的是，实施例不以这种方式而受到限制。在存储块BLKi中，m个NAND串NS可以电耦接至一个位线BL，m是正整数。根据电耦接至一个位线BL的NAND串NS的数量，也可以控制沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的数量以及公共源极线5311至5314的数量。
此外，虽然在图5至图7中图示3个NAND串NS电耦接至沿第一方向延伸的一个导电材料，但是要注意的是，实施例不局限于具有电耦接至沿第一方向延伸的一个导电材料的3个NAND串NS。例如，n个NAND串NS可以电耦接至沿第一方向延伸的一个导电材料，n是正整数。根据电耦接至沿第一方向延伸的一个导电材料的NAND串NS的数量，也可以控制位线5331至5333的数量。
图8是图示具有参照图5至图7所描述的第一结构的存储块BLKi的等效电路图。
参照图8，在具有第一结构的块BLKi中，NAND串NS11至NS31可以设置在第一位线BL1与公共源极线CSL之间。第一位线BL1可以对应于图5和图6的沿第三方向延伸的导电材料5331。NAND串NS12至NS32可以设置在第二位线BL2与公共源极线CSL之间。第二位线BL2可以对应于图5和图6的沿第三方向延伸的导电材料5332。NAND串NS13至NS33可以设置在第三位线BL3与公共源极线CSL之间。第三位线BL3可以对应于图5和图6的沿第三方向延伸的导电材料5333。
每个NAND串NS的源极选择晶体管SST可以电耦接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可以电耦接至公共源极线CSL。存储单元MC可以设置在每个NAND串NS的源极选择晶体管SST与接地选择晶体管GST之间。
在该示例中，NAND串NS可以以行和列为单位来定义，并且电耦接至一个位线的NAND串NS可以形成一列。电耦接至第一位线BL1的NAND串NS11至NS31可以对应于第一列，电耦接至第二位线BL2的NAND串NS12至NS32可以对应于第二列，以及电耦接至第三位线BL3的NAND串NS13至NS33可以对应于第三列。电耦接至一个源极选择线SSL的NAND串NS可以形成一行。电耦接至第一源极选择线SSL1的NAND串NS11至NS13可以形成第一行，电耦接至第二源极选择线SSL2的NAND串NS21至NS23可以形成第二行，以及电耦接至第三源极选择线SSL3的NAND串NS31至NS33可以形成第三行。
在每个NAND串NS中，可以定义高度。在每个NAND串NS中，邻近于接地选择晶体管GST的存储单元MC1的高度可以具有值“1”。在每个NAND串NS中，当从衬底5111测量时，存储单元的高度可以随存储单元靠近源极选择晶体管SST而增大。在每个NAND串NS中，邻近于源极选择晶体管SST的存储单元MC6的高度可以是7。
在同一行中的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。在不同行中的NAND串NS的源极选择晶体管SST可以分别电耦接至不同的源极选择线SSL1、SSL2和SSL3。
在同一行中的NAND串NS中的同一高度处的存储单元可以共享字线WL。即，在同一高度处，电耦接至不同行中的NAND串NS的存储单元MC的字线WL可以电耦接。在同一行的NAND串NS中的同一高度处的虚设存储单元DMC可以共享虚设字线DWL。即，在同一高度或同一水平处，电耦接至不同行中的NAND串NS的虚设存储单元DMC的虚设字线DWL可以电耦接。
位于同一水平或同一高度或同一层处的字线WL或虚设字线DWL可以在其中可以设置有沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的层处彼此电耦接。沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以通过接触共同地电耦接至上层。在上层处，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以电耦接。在同一行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。此外，在不同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。即，NAND串NS11至NS13、NS21至NS23和NS31至NS33可以电耦接至接地选择线GSL。
公共源极线CSL可以电耦接至NAND串NS。在有源区之上和衬底5111之上，第一掺杂区5311至第四掺杂区5314可以电耦接。第一掺杂区5311至第四掺杂区5314可以通过接触电耦接至上层，并且在上层处，第一掺杂区5311至第四掺杂区5314可以电耦接。
例如，如图8中所示，同一高度或同一水平处的字线WL可以电耦接。因此，当特定高度处的字线WL被选中时，电耦接至该字线WL的所有NAND串NS可以被选中。在不同行中的NAND串NS可以电耦接至不同的源极选择线SSL。因此，在电耦接至同一字线WL的NAND串NS之中，通过选择源极选择线SSL1至SSL3中的一个，在未选中行中的NAND串NS可以与位线BL1至BL3电隔离。换句话说，通过选择源极选择线SSL1至SSL3中的一个，一行NAND串NS可以被选中。此外，通过选择位线BL1至BL3中的一个，在选中行中的NAND串NS可以以列为单位而被选中。
在每个NAND串NS中，可以设置虚设存储单元DMC。在图8中，在每个NAND串NS中，虚设存储单元DMC可以设置在第三存储单元MC3与第四存储单元MC4之间。即，第一存储单元MC1至第三存储单元MC3可以设置在虚设存储单元DMC与接地选择晶体管GST之间。第四存储单元MC4至第六存储单元MC6可以设置在虚设存储单元DMC与源极选择晶体管SST之间。每个NAND串NS的存储单元MC可以被虚设存储单元DMC划分为存储单元组。在划分的存储单元组中，邻近于接地选择晶体管GST的存储单元(例如，MC1至MC3)可以被称为下存储单元组，而邻近于源极选择晶体管SST的存储单元(例如，MC4至MC6)可以被称为上存储单元组。
现在参照图9至图11，将描述三维(3D)非易失性存储器件的示例。具体地，图9是仅示意性图示三维(3D)非易失性存储器件的单个存储块BLKj的透视图。然而，应当理解的是，存储块BLKj仅是如图4中所示的多个存储块中的一个。图10是图示沿图9的线VII-VII′截取的存储块BLKj的剖视图。
因此，存储块BLKj可以包括沿第一方向至第三方向(X、Y和Z)延伸的结构。可以设置衬底6311。衬底6311可以包括用第一类型杂质掺杂的硅材料。例如，衬底6311可以包括用p型杂质掺杂的硅材料，或者可以是p型阱(例如，口袋型p阱)，并且包括围绕p型阱的n型阱。虽然在所示实施例中假设衬底6311是p型硅，但是要注意的是，衬底6311不局限于是p型硅。
沿x轴方向和y轴方向延伸的第一导电材料6321至第四导电材料6324设置在衬底6311之上。第一导电材料6321至第四导电材料6324可以沿z轴方向分离预定距离。
沿x轴方向和y轴方向延伸的第五导电材料6325至第八导电材料6328可以设置在衬底6311之上。第五导电材料6325至第八导电材料6328可以沿z轴方向分离预定距离。第五导电材料6325至第八导电材料6328可以沿y轴方向与第一导电材料6321至第四导电材料6324分离。
可以设置有穿过第一导电材料6321至第四导电材料6324的多个下柱体DP。每个下柱体DP沿z轴方向延伸。此外，可以设置有穿过第五导电材料6325至第八导电材料6328的多个上柱体UP。每个上柱体UP沿z轴方向延伸。
下柱体DP和上柱体UP中的每个柱体可以包括内部材料6361、中间层6362和表面层6363。中间层6362可以用作单元晶体管的沟道。表面层6363可以包括阻挡电介质层、电荷储存层和隧道电介质层。
下柱体DP和上柱体UP可以通过管栅PG电耦接。管栅PG可以布置在衬底6311中。例如，管栅PG可以包括与下柱体DP和上柱体UP相同的材料。
沿x轴方向和y轴方向延伸的第二类型的掺杂材料6312可以设置在下柱体DP之上。例如，第二类型的掺杂材料6312可以包括n型硅材料。第二类型的掺杂材料6312可以用作公共源极线CSL。
漏极6340可以设置在上柱体UP之上。漏极6340可以包括n型硅材料。沿y轴方向延伸的第一上导电材料6351和第二上导电材料6352可以设置在漏极6340之上。
第一上导电材料6351与第二上导电材料6352可以沿x轴方向分离。第一上导电材料6351和第二上导电材料6352可以由金属形成。第一上导电材料6351和第二上导电材料6352与漏极6340可以通过接触插塞电耦接。第一上导电材料6351和第二上导电材料6352分别用作第一位线BL1和第二位线BL2。
第一导电材料6321可以用作源极选择线SSL，第二导电材料6322可以用作第一虚设字线DWL1，以及第三导电材料6323和第四导电材料6324分别用作第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料6327可以用作第二虚设字线DWL2，以及第八导电材料6328可以用作漏极选择线DSL。
下柱体DP和邻近于下柱体DP的第一导电材料6321至第四导电材料6324可以形成下串。上柱体UP和邻近于上柱体UP的第五导电材料6325至第八导电材料6328可以形成上串。下串与上串可以通过管栅PG电耦接。下串的一端可以电耦接至用作公共源极线CSL的第二类型的掺杂材料6312。上串的一端可以通过漏极6340电耦接至对应的位线。一个下串和一个上串形成一个单元串，该单元串电耦接在用作公共源极线CSL的第二类型的掺杂材料6312与用作位线BL的上导电材料层6351和6352中对应的一个之间。
即，下串可以包括源极选择晶体管SST、第一虚设存储单元DMC1、第一主存储单元MMC1和第二主存储单元MMC2。上串可以包括第三主存储单元MMC3、第四主存储单元MMC4、第二虚设存储单元DMC2以及漏极选择晶体管DST。
在图9和图10中，上串和下串可以形成NAND串NS，且NAND串NS可以包括多个晶体管结构TS。由于以上参照图7详细描述了包括在图9和图10的NAND串NS中的晶体管结构，因此这里将省略其详细描述。
图11是图示具有如上面参照图9和图10描述的第二结构的存储块BLKj的等效电路的电路图。为了方便起见，仅示出了第二结构中的在存储块BLKj中形成对的第一串和第二串。
参照图11，在存储器件150的多个块之中的具有第二结构的存储块BLKj中，可以以定义多个对的方式来设置单元串，如以上参照图9和图10所描述的，每个单元串利用经由管栅PG而电耦接的一个上串和一个下串来实施。
即，在具有第二结构的特定存储块BLKj中，例如，沿第一沟道CH1(未示出)层叠的存储单元CG0至CG31、至少一个源极选择栅极SSG1和至少一个漏极选择栅极DSG1可以形成第一串ST1，以及例如，沿第二沟道CH2(未示出)层叠的存储单元CG0至CG31、至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2可以形成第二串ST2。
第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一源极选择线SSL。第一串ST1可以电耦接至第一位线BL1，而第二串ST2可以电耦接至第二位线BL2。
虽然在图11中描述了第一串ST1和第二串ST2电耦接至同一漏极选择线DSL和同一源极选择线SSL，但是可以设想第一串ST1和第二串ST2可以电耦接至同一源极选择线SSL和同一位线BL，第一串ST1可以电耦接至第一漏极选择线DSL1，以及第二串ST2可以电耦接至第二漏极选择线DSL2。此外，可以设想第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一位线BL，第一串ST1可以电耦接至第一源极选择线SSL1，以及第二串ST2可以电耦接至第二源极选择线SSL2。
以下，将参照图12至图14来详细描述根据本发明的实施例的在读取操作期间对存储***100中的存储器件110进行处理数据的操作。
图12和图13是用于示意性描述存储***100中的存储器件110的数据处理操作的示例的示图。
以下，作为数据处理操作的示例来描述存储块152至156响应于读取命令的读取操作。
将经由示例来描述由控制器130执行的存储***100中的数据处理操作。然而，要注意的是，数据处理操作也可以由控制器130的处理器134(例如，通过如上所述的FTL)来执行。
响应于从主机102提供的读取命令，控制器130可以搜索与读取命令相对应的映射数据，激活与搜索到的映射数据相对应的存储器件150的芯片，从激活的芯片中读取数据，然后将读取数据提供至主机102。
读取操作可以被分解为三个顺序的阶段：搜索和设置阶段、读取阶段和传送阶段。在搜索和设置阶段期间，控制器130可以以逐片段为基础来搜索映射数据以及激活与搜索到的映射数据的片段相对应的芯片。在读取阶段期间，控制器130可以从激活的芯片读取数据。在传送阶段期间，控制器130可以将读取数据提供至主机102。控制器130可以根据片段基础来执行搜索和设置阶段或者可以根据流水线基础来执行该三个阶段。
根据流水线基础，控制器130可以相继对映射数据的片段执行搜索和设置阶段，以及可以根据通过相继的搜索阶段和设置阶段而搜索到的映射数据的片段来相继地执行读取阶段以连续地执行传送阶段。
例如，例如在三个片段(从第一片段至第三片段)的情况下，可以顺序地搜索映射数据的片段。在该情形下，在针对第一搜索片段的传送阶段期间，控制器130可以对第二搜索片段执行读取阶段；以及在针对第二搜索片段的读取阶段期间，控制器130可以对第三搜索片段执行搜索和设置阶段。例如，在针对映射数据的第一搜索片段的第一搜索和设置阶段以及第一读取阶段之后的第一传送阶段期间，控制器130可以对第二搜索片段执行第二搜索和设置阶段之后的第二读取阶段；以及在针对第二搜索片段的第二读取阶段期间，控制器130可以对第三搜索片段执行第三搜索和设置阶段。因此，根据流水线基础，在时间间隔之内能够执行的操作的数量增加。
根据片段基础，片段可以关于两个相邻芯片来选择，使得控制器130可以以顺序次序来对芯片执行读取操作。
在下方，将描述示例：控制器130从主机102接收针对储存在存储器件1200的各个芯片1210、1220、1230和1240的平面0(1212、1222、1232和1242)以及平面1(1214、1224、1234和1244)中的数据0至9以及数据A至V的读取命令1300。具体地，数据0、1、2和3可以被储存在芯片0(1210)的平面0(1212)中；数据4、5、6和7可以被储存在芯片0(1210)的平面1(1214)中；数据8、9、A和B可以被储存在芯片1(1220)的平面0(1222)中；数据C、D、E和F可以被储存在芯片1(1220)的平面1(1224)中；数据G、H、I、J可以被储存在芯片2(1230)的平面0(1232)中；数据K、L、M和N可以被储存在芯片2(1230)的平面1(1234)中；数据O、P、Q和R可以被储存在芯片3(1240)的平面0(1242)中；以及数据S、T、U和V可以被储存在芯片3(1240)的平面1(1224)中。
响应于针对数据1至V的读取命令，控制器130可以将映射数据划分为多个片段。然后，控制器可以基于划分的片段来搜索映射数据。控制器130可以对每个片段执行搜索和设置阶段。针对搜索和设置阶段的片段可以根据完成针对每个芯片1210、1220、1230和1240的读取阶段所需的操作时间来确定。片段可以关于芯片1210、1220、1230和1240之中的相邻两个芯片来选择，使得控制器130可以以顺序次序来对芯片1210、1220、1230和1240执行读取操作。
根据用于各个芯片1210、1220、1230和1240的读取阶段的操作时间{例如，用于储存在芯片0(1210)中的数据0至7的读取阶段的操作时间、用于储存在芯片1(1220)中的数据8至F的读取阶段的操作时间、用于储存在芯片2(1230)中的数据G至N的读取阶段的操作时间以及用于储存在芯片3(1240)中的数据O至V的读取阶段的操作时间中的每个}，控制器130可以将映射数据划分为多个片段，使得每个片段涵盖芯片1210、1220、1230和1240之中的两个连续芯片以用于顺序次序的芯片1210、1220、1230和1240的读取操作。
例如，控制器130可以将映射数据划分为片段0至3，使得片段0包括芯片0(1210)的数据0至7以及芯片1(1220)的数据8；片段1包括芯片1(1220)的数据9至F以及芯片2(1230)的数据G；片段2包括芯片2(1230)的数据H至N以及芯片3(1240)的数据O；以及片段3包括芯片3(1240)的数据P至V。在该示例中，最后的片段3由于针对由片段0至3涵盖的数据0至V的读取命令而涵盖了单个芯片3(1240)。当由读取命令请求的数据大于该示例时，片段3还可以涵盖紧接芯片3(1240)的另一个芯片4(未示出)。
例如，根据用于各个芯片1210、1220、1230和1240的读取阶段的操作时间，控制器130可以在顺序的第一时间点至第四时间点处顺序地对片段0至3执行搜索和设置阶段。控制器130可以在第一时间点处通过对片段0的搜索和设置阶段来搜索针对芯片0(1210)的数据0至7以及芯片1(1220)的数据8的映射数据；在第二时间点处通过对片段1的搜索和设置阶段来搜索针对芯片1(1220)的数据9至F以及芯片2(1230)的数据G的映射数据；在第三时间点处通过对片段2的搜索和设置阶段来搜索针对芯片2(1230)的数据H至N以及芯片3(1240)的数据O的映射数据；以及在第四时间点处通过对片段3的搜索和设置阶段来搜索针对芯片3(1240)的数据P至V的映射数据。
根据如在图13的上部中所示的现有技术，对全部映射数据执行一捆搜索阶段和设置阶段，然后对全部芯片1210、1220、1230和1240执行一捆读取阶段，然后对全部读取数据执行一捆传送阶段。例如，当在时间点t0处从主机接收到读取命令1300时，控制器对与读取命令1300相对应的数据0至V的全部映射数据执行一捆映射搜索操作1310。一旦在时间点t2处对所有映射数据的映射搜索操作1310完成，控制器就对与映射数据相对应的全部芯片1210、1220、1230和1240执行一捆设置(也被称为触发或激活)操作1312。当所有芯片1210、1220、1230和1240被激活时，控制器顺序地对储存在相应的芯片1210、1220、1230和1240中的数据执行一捆读取阶段1314、1316、1318和1320。通过所述一捆读取阶段1314、1316、1318和1320，控制器顺序地对全部读取数据执行一捆传送阶段1322、1324、1326和1328。在时间点t10处，可以完成对从激活的芯片3(1240)读取的数据O至V的最后传送阶段1328。因此，根据如图13的上部所示的现有技术，由于捆绑数据处理，因此在当前阶段完成之前，存在针对下一阶段的空闲时间。
然而根据本发明的实施例，如图13的下部所示，当从主机102接收到读取命令1300时，控制器130可以以流水线为基础或以片段为基础来执行映射搜索和设置阶段1350和1352、1356和1358、1362和1364以及1370和1372。
例如，当在时间点t0处从主机102接收到读取命令1300时，控制器130可以在时间点t0和t1处对针对储存在芯片0(1210)中的数据0至7以及储存在芯片1(1220)中的数据8的片段0执行映射搜索阶段1350和设置阶段1352。一旦在时间点t3处完成对针对储存在芯片0(1210)中的数据0至7以及储存在芯片1(1220)中的数据8的片段0的搜索阶段1350和设置阶段1352，控制器130就可以对激活的芯片0(1210)执行读取阶段。一旦在时间点t4处完成对激活的芯片0(1210)的读取阶段，控制器130就可以对从激活的芯片0(1210)读取的数据0至7执行传送阶段1360。
在时间点t3开始的激活的芯片0(1210)的读取阶段1354期间，控制器130可以对针对芯片1(1220)的数据9至F以及芯片2(1230)的数据G的片段1执行映射搜索阶段1356和设置阶段1358。一旦在时间点t4处完成对针对芯片1(1220)的数据9至F以及芯片2(1230)的数据G的片段1的映射搜索阶段1356和设置阶段1358，控制器130就可以对激活的芯片1(1220)执行读取阶段1366。一旦在时间点t6处完成对激活的芯片1(1220)的读取阶段1366以及对来自激活的芯片0(1210)的读取数据0至7的传送阶段1360，控制器130就可以对从激活的芯片1(1220)读取的数据8至F执行传送阶段1368。
同时，在时间点t4处开始的对从激活的芯片0(1210)读取的数据0至7的传送阶段1360以及对激活的芯片1(1220)的读取阶段1366期间，控制器130可以对针对芯片2(1230)的数据H至N以及芯片3(1240)的数据O的片段2执行映射搜索阶段1362和设置阶段1364。一旦在时间点t6处完成对针对芯片2(1230)的数据H至N以及芯片3(1240)的数据O的片段2的映射搜索阶段1362和设置阶段1364，控制器130就可以对激活的芯片2(1230)执行读取阶段1374。一旦在时间点t7处完成对激活的芯片2(1230)的读取阶段1374以及对从激活的芯片1(1220)读取的数据8至F的传送阶段1368，控制器130就可以对从激活的芯片2(1230)读取的数据G至N执行传送阶段1376。
此外，在时间点t6处开始的从激活的芯片1(1220)读取的数据8至F的传送阶段1368以及激活的芯片2(1230)的读取阶段1374期间，控制器130可以对针对芯片3(1240)的数据P至V的片段3执行搜索阶段1370和设置阶段1372。一旦在时间点t7处完成对针对芯片3(1240)的数据P至V的片段3的搜索阶段1370和设置阶段1372，控制器130就可以对激活的芯片3(1240)执行读取阶段1378。一旦在时间点t8处完成对激活的芯片3(1240)的读取阶段1378以及对从激活的芯片2(1230)读取的数据G至N的传送阶段1376，控制器130就可以对从激活的芯片3(1240)读取的数据O至V执行传送阶段1380。
如上所述，根据如图13的上部所示的现有技术，在时间点t0至时间点t1期间对全部映射数据执行一捆搜索阶段1310和设置阶段1312，然后对全部芯片1210、1220、1230和1240执行一捆读取阶段1314、1316、1318和1320，然后在时间点t5与时间点t10之间的数据传送时段1330期间对全部读取数据执行一捆传送阶段1322、1324、1326和1328。
然而，在流水线基础的本实施例中，控制器130可以以片段为基础来顺序地执行搜索阶段和设置阶段1350和1352、1356和1366、1362和1364以及1370和1372，使得每个片段涵盖芯片1210、1220、1230和1240之中的相邻两个芯片；然后根据搜索阶段和设置阶段1350和1352、1356和1366、1362和1364以及1370和1372的顺序的结果来顺序地对相应的芯片1210、1220、1230和1240执行读取阶段1354、1366、1374和1378；然后在数据传送时段1382期间，根据读取阶段1354、1366、1374和1378的顺序的结果来顺序地执行传送阶段1360、1368、1376和1380。
与现有技术相比，在本实施例中，对从激活的芯片0(1210)读取的数据0至7的第一传送阶段1360可以在时间点t4处开始，所述时间点t4先于第一传送阶段1322开始的时间点t5时间量g0(1384)。此外，对从激活的芯片3(1240)读取的数据O至V的最后传送阶段1380可以在时间点t9处完成，所述时间点t9先于最后传送阶段1328完成的时间点t10时间量g1(1386)。当根据现有技术的传送阶段的操作时间与根据本发明的传送阶段的操作时间相同时，时间量g0(1384)和时间量g1(1386)可以相同。
因此，与现有技术相比，对于传送阶段，根据本实施例的存储***能够获得操作时间增益g0(1380)或g1(1386)。因此，控制器130可以通过时间量g0(1380)或g1(1386)来更快速地处理数据。
参照图14的流程图，在步骤1410处，存储***100的数据处理操作可以包括从主机102接收读取命令，以及检查读取命令或检查与读取命令相对应的读取数据的大小。
在步骤1420处，存储***100可以以片段为基础来执行映射搜索和设置阶段，如以上参照图12和图13下部所描述的。
在步骤1430处，存储***100可以对激活的芯片执行读取阶段。
在步骤1440处，存储***可以对从激活的芯片读取的数据执行至主机102的传送阶段。
已经参照图12和图13的下部详细描述了步骤1420、步骤1430和步骤1440的搜索和设置阶段、读取阶段以及传送阶段。因此，这里省略其详细描述。
根据本发明的实施例，存储***及其操作方法具有降低的复杂度以及改善的性能，使得处理至存储器件的数据以及来自存储器件的数据更加快速且更加高效。
虽然已经出于说明的目的描述了各种实施例，但是本领域技术人员在阅读本公开以后明显的是，在不脱离如在所附权利要求中限定的本发明的精神和范围的情况下，可以对描述的实施例做出各种改变和变型。

Claims (20)

1.一种存储***，包括：
一个或更多个存储芯片，适用于储存数据；以及
控制器，适用于执行搜索和设置阶段、读取阶段和传送阶段；
其中，执行搜索和设置阶段包括搜索与读取命令相对应的映射数据的一个或更多个片段，以及激活与搜索到的一个或更多个片段相对应的一个或更多个存储芯片；
其中，执行读取阶段包括读取储存在激活的存储芯片中的数据；
其中，执行传送阶段包括将读取的数据传送至主机；以及
其中，控制器以流水线为基础来每次对一个片段执行搜索和设置阶段，每次对一个芯片执行读取阶段，以及每次对一个芯片执行传送阶段。
2.如权利要求1所述的存储***，其中，所述一个或更多个片段中的每个片段包括针对两个相邻存储芯片的映射数据的一部分。
3.如权利要求2所述的存储***，其中，第一片段包括针对第一存储芯片的全部映射数据以及针对第二存储芯片的映射数据的至少一部分。
4.如权利要求3所述的存储***，其中，控制器对第一片段执行搜索和设置阶段，然后对第一存储芯片执行读取阶段，然后对从第一存储芯片读取的数据执行传送阶段。
5.如权利要求4所述的存储***，其中，第二片段包括针对第二存储芯片的剩余映射数据以及针对第三存储芯片的映射数据的一部分。
6.如权利要求5所述的存储***，其中，在对第一存储芯片的读取阶段期间，控制器对第二片段执行搜索和设置阶段。
7.如权利要求6所述的存储***，其中，第三片段包括针对第三存储芯片的剩余映射数据。
8.如权利要求7所述的存储***，其中，在对从第一存储芯片读取的数据的传送阶段期间，控制器对第二存储芯片执行读取阶段，以及对第三片段执行搜索和设置阶段。
9.如权利要求8所述的存储***，
其中，在对从第二存储芯片读取的数据的传输阶段期间，控制器对第三存储芯片执行读取阶段，以及
其中，一旦对第三存储芯片的读取阶段完成，控制器就对从第三存储芯片读取的数据执行传送阶段。
10.如权利要求2所述的存储***，
其中，所述片段根据所述存储芯片的读取阶段的操作时间来确定；以及
其中，对于顺序次序的存储芯片的读取操作，控制器以流水线为基础来执行搜索和设置阶段、读取阶段以及传送阶段。
11.一种存储***的操作方法，所述存储***包括适用于储存数据的一个或更多个存储芯片，所述方法包括：
执行搜索与读取命令相对应的映射数据的一个或更多个片段以及激活所述存储芯片中与搜索到的片段相对应的一个或更多个存储芯片的搜索和设置阶段；
执行读取储存在激活的存储芯片中的数据的读取阶段；以及
执行将从激活的芯片读取的数据传送至主机的传送阶段；
其中，每次对一个片段执行搜索和设置阶段，每次对一个芯片执行读取阶段，以及每次对一个芯片执行传送阶段；以及
其中，以流水线为基础来执行搜索和设置阶段、读取阶段和传送阶段。
12.如权利要求11所述的操作方法，其中，所述片段中的每个片段包括针对两个相邻存储芯片的映射数据的至少一部分。
13.如权利要求12所述的操作方法，其中，第一片段包括针对第一存储芯片的全部映射数据以及针对第二存储芯片的映射数据的一部分。
14.如权利要求13所述的操作方法，其中，对第一片段执行搜索和设置阶段，然后对第一存储芯片执行读取阶段，然后对从第一存储芯片读取的数据执行传送阶段。
15.如权利要求14所述的操作方法，其中，第二片段包括针对第二存储芯片的剩余映射数据以及针对第三存储芯片的映射数据的一部分。
16.如权利要求15所述的操作方法，其中，在对第一存储芯片的读取阶段期间，对第二片段执行搜索和设置阶段。
17.如权利要求16所述的操作方法，其中，第三片段包括针对第三存储芯片的剩余映射数据。
18.如权利要求17所述的操作方法，其中，在对从第一存储芯片读取的数据的传送阶段期间，对第二存储芯片执行读取阶段，以及对第三片段执行搜索和设置阶段。
19.如权利要求18所述的操作方法，
其中，在对从第二存储芯片读取的数据的传送阶段期间，对第三存储芯片执行读取阶段，以及
其中，一旦对第三存储芯片的读取阶段完成，就对从第三存储芯片读取的数据执行传送阶段。
20.如权利要求12所述的操作方法，
其中，所述片段根据存储芯片的读取阶段的操作时间来确定；以及
其中，对于顺序次序的存储芯片的读取操作，以流水线为基础来执行搜索和设置阶段、读取阶段以及传送阶段。
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