CN106328585B - 集成电路制造的方法 - Google Patents

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Abstract

一种用于制造集成电路的方法，包含：接收集成电路的标的布局；分解标的布局为多个用于多重图案工艺的次布局；辨别在这些次布局中的可重新设置边缘；分别对这些经修饰的次布局进行光学邻近校正工艺；以及重新设置边缘以增加集成电路的可制造率。在一实施例中，重新设置边缘包含：基于标的工艺选择评估指标；移动一或多个边缘；基于评估指标计算可制造率分数；以及重复移动步骤和计算步骤，直到分数满足门槛值。本发明可增加集成电路上的图案拟真和集成电路的可制造率。

Description

集成电路制造的方法
技术领域
本发明实施例涉及一种集成电路制造的方法。
背景技术
半导体集成电路(integrated circuit；IC)产业已经历了指数性的成长。集成电路材料和设计上的技术进展已经产生了数个集成电路世代，且每一世代均具有比其上一世代更小的尺寸和更复杂的电路。在集成电路发展的过程中，功能密度(functionaldensity)(即每一晶片面积的内连接装置(interconnected device)个数)普遍增加，而几何尺寸(即可使用工艺所创造的最小元件或导线)普遍减小。此微缩工艺(scaling downprocess)普遍提供生产效率增加和相关成本降低等好处，但也增加集成电路流程和制造的复杂度。
举例而言，随着光学微影达到其技术上和经济上的限制，多重图案工艺用于制造具有微小关键尺寸(critical dimension；CD)和/或微小间距的图案。在多重图案工艺中，集成电路布局被分解为二或多个次布局。掩膜是为了每一次布局而制造。接着，使用这些二或多个掩膜，以使用光微影来共同制造(或图案化)晶圆，其是藉由在晶圆的同层上使一掩膜的影像与其他掩膜的影像部分重叠(overlap)。这些次布局的实例包含主要/切割布局和心轴(mandrel)/间隔物(spacer)/切割布局等。在多重图案工艺中，仅最佳化单一图案工艺的掩膜并不足够。掩膜组需共同最佳化，以达到这些掩膜中个别图案拟真(patternfidelity)与叠对预算之间的平衡效能表现。
发明内容
本发明的目的在于提供一种集成电路制造的方法，相较于现有技术，其可对掩膜组共同进行最佳化，进而增加集成电路上的图案拟真和集成电路的可制造率。
本发明提出一种方法，此方法包含接收集成电路的标的布局；以及分解标的布局为多个用于多重图案工艺的次布局，其中这些次布局包含多个图案边缘，每一图案边缘在个别自由区域中为可重新设置。此方法更包含这些重新设置图案边缘以增加集成电路的可制造率并产生多个经修饰的次布局；以及储存这些经修饰的次布局至实体计算机可读媒介中，以用于后续集成电路工艺阶段。
本发明另提出一种方法，此方法包含接收集成电路的标的布局；以及分解标的布局为一第一次布局和一第二次布局。第一次布局的多个多边形图案与第二次布局的多个多边形图案部分重叠(overlap)。第一次布局和该第二次布局分别包含多个第一可重新设置边缘和多个第二可重新设置边缘。每一可重新设置边缘与可供其置放的个别自由区域相关。此方法更包含对这些第一可重新设置边缘和这些第二可重新设置边缘进行边缘重新设置工艺，藉以分别产生第一经修饰的次布局和第二经修饰的次布局。边缘重新设置工艺包含：基于标的工艺选择评估指标；在这些第一可重新设置边缘和这些第二可重新设置边缘的一或多个边缘的个别自由区域中移动此一或多个边缘；基于评估指标计算可制造率分数；以及重复移动步骤和计算步骤，直到分数达到局部最大值。此方法更包含使用第一经修饰的次布局以形成第一掩膜；以及使用第二经修饰的次布局以形成第二掩膜。第一掩膜和该第二掩膜是用于对晶圆所进行的第一工艺和第二工艺中，以共同形成集成电路。
本发明另提出一种方法，此方法包含接收集成电路的标的布局；以及分解标的布局为第一次布局和第二次布局，其中第一次布局的部分图案与第二次布局的部分图案重叠。此方法更包含辨别在第一次布局和第二次布局中的多个可重新设置边缘；使每一可重新设置边缘与可供其置放的个别自由区域相关；以及对这些可重新设置边缘进行边缘重新设置工艺，藉以分别产生第一修饰的次布局和第二经修饰的次布局。边缘重新设置工艺包含：基于标的工艺选择评估指标；在这些可重新设置边缘的一或多个边缘的个别自由区域中移动此一或多个边缘；基于评估指标计算可制造率分数；以及重复移动步骤和计算步骤，直到分数满足门槛值。此方法更包含使用第一经修饰的次布局以对晶圆进行第一标的工艺；以及使用第二经修饰的次布局以对该晶圆进行第二标的工艺。第一工艺和第二工艺共同在晶圆上形成集成电路。
本发明的优点在于，藉由在多重图案工艺中分解标的布局为多个次布局，且在晶圆上部分重叠掩膜组的影像，可制造具有最小间距的集成电路，并且可增加所制造的集成电路上的图案拟真。此外，本发明可藉由最佳化后分解数据来共同增加在多重图案工艺中的图案拟真和集成电路的可制造率。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
为了更完整了解实施例及其优点，现参照结合所附图式所做的下列描述，其中：
图1A为集成电路(integrated circuit；IC)制造是统以及与集成电路制造***相关的集成电路生产流程的简单方框图；
图1B为依据本发明各态样的如图1A所示的掩膜室的详细方框图；
图2显示依据本发明各态样的制造半导体装置的方法的流程图；
图3显示依据本发明一些态样的重新设置图案边缘以最佳化集成电路可制造率的方法的流程图；
图4为依据一些实施例的使用图2和图3的方法制造的示范标的机体电路布局；以及
图5A、图5B、图6A、图6B、图7A至图7D、图8A至图8D和图9绘示依据本发明各态样的图4中的集成电路布局在多重图案工艺中的处理。
其中，附图标记
100 集成电路制造***
120 设计屋
122 集成电路设计布局(或标的布局)
122A、122B 次布局
123、123A、123B、123B-1、123B-2、123B-3 图案
124、124AF、124AR、124BF、124BR 边缘
125、126 区域
127A、127B 箭头
128-1、128-2、128-3 间隔
129 辅助特征
130 掩膜屋
132 数据准备
134 布局分解
136 边缘重新设置
138 工艺模型
144 掩膜生产
150 集成电路制造厂
152 晶圆
160 集成电路装置
180 设计***
182 处理器
184 ***记忆体
186 大容量储存装置
188 通信模块
190 掩膜
192 第一GDSII文件
194 第二GDSII文件
200 方法
202、204、206、208、210、212 操作
302、304、306、308 步骤
具体实施方式
后续说明书提供许多不同实施例或范例，用以达成本发明的不同特征。后续描述的元件及配置的特定范例，是用来简要说明本发明。当然，这些只是范例，并非用来限制本发明。举例而言，在后续说明中，第一特征形成于第二特征上，可能包括的实施例为第一特征及第二特征形成直接接触，以及可能包括的实施例为额外的特征可能形成介于第一及第二特征之间，使得第一及第二特征可能非直接接触。此外，在本发明中，在许多实例中可能重复标号和/或文字。这些重复的使用是以简化和明确说明为目的，其本身并非意指多个实施例和/或讨论的设置之间的关系，除非有特别注明作为意指一关系。
再者，在此可使用空间相关的用语，例如「下方的(underlying)」、「下(below)」、「较下方(lower)」、「上方(overlying)」、「较上方(upper)」及类似用语，使叙述一部件或特征与另一或另一些部件或特征之间如图式所绘示的关系更为容易。这些空间相关的用语意图包括装置除图示所示的方位之外，在不同使用或操作中的额外的方位。另外，装置也可具有其他方位(旋转90度或其他方位)，而在此使用的空间相关用语可据此类似方式被解释。
本发明通常有关于制造半导体装置的方法，且别是有关于准备用于掩膜生产或使用多重图案工艺的无掩膜(maskless)光微影的设计数据的方法。在多重图案工艺中，集成电路的标的布局被分解为多个次布局(sub-layout)。掩膜(或倍缩掩膜(reticle))个别被生产为每一次布局，且其建立一组掩膜。晶圆接着使用沉积、曝光、显影和蚀刻等一系列的工艺而以掩膜组来微影图案化(或印刷)。藉由在晶圆上部分重叠掩膜组的影像，可制造具有最小间距的集成电路，此最小间距小于单一曝光显影工艺的光学极限。相似地，多重图案工艺可用以增加所制造的集成电路上的图案拟真(pattern fidelity)。本发明的一目的为藉由最佳化后分解数据来共同增加在多重图案工艺中的图案拟真和集成电路的可制造率，以用于掩膜的生产。本发明的实施例通常对掩膜生产设施和使用无掩膜光微影的集成电路制造厂提供益处。
图1A为集成电路(integrated circuit；IC)制造***100以及与集成电路制造***相关的集成电路生产流程的简单方框图。集成电路制造***100可从本发明的一或多个态样得益。集成电路制造***100包含多个实体(entity)，例如设计室(design house)120、掩膜室(mask house)130和集成电路制造厂(IC manufacturer or fab)150。这些个体在有关生产集成电路160的设计、发展、生产循环和/或服务上与另一个体互动。这些个体藉由通信网络连接，此通信网络可以是单一网络或是多样的不同网络，例如私有内部网络(private intranet)和/或网际网络，且可包含有线或是无线通信通道。每一个体可与其他个体互动，且可提供服务予其他个体和/或从其他个体接收服务。设计室120、掩膜室130和集成电路制造厂150的一或多者可由单一公司所拥有，且更可在一共同设施(commonfacility)中共同存在及使用共同的资源。
设计室120产生集成电路设计布局122(在本发明中亦称为标的布局122)。基于将生产的集成电路产品的规范，标的布局122包含多样为了集成电路产品而设计的几何图案(geometrical pattern)。几何图案对应于金属层、氧化层或是半导体层的图案，其组成集成电路160中的各种元件。这些各样的层结合以形成各种集成电路特征。举例而言，标的布局122的一部分包含各种集成电路特征，例如形成在一半导体基板(例如硅晶圆)中以及设置于半导体基板上各种材料层中的主动区(active region)、栅极、源极和漏极、一中间层内连接(interlayer interconnection)的金属线或介层窗(via)、和接合垫(bonding pad)的开口(opening)。标的布局122以具有几何图案信息的一或多个数据文件来表示。举例而言，标的布局122可以GDSII文件格式或DFII文件格式来表示。
标的布局122的一实例如图4所示。参照图4，标的布局122包含多个图案123。在此实施例中，这些图案123为多边形形状。特别地，这些图案123包含矩形形状。在各个实施例中，这些图案123可以是其他形状，例如圆形、椭圆形、环形、六边形…等等。每一图案123被多个边缘124所包围，这些边缘124界定(delineate)这些图案123的边界。这些图案123代表将在晶圆上被制造的集成电路特征。因为一些图案123(例如在区域125内的图案123)具有规则形状和大尺寸，以及在这些图案123之间具有大间隔，故这些图案123容易制造。因此，使用这些图案而在晶圆上形成的集成电路特征更可匹配在标的布局122中的图案形状。换句话说，图案拟真(pattern fidelity)将会是有效的。然而，一些其他的图案123(例如在区域126内的图案)并非如此容易被制造。首先，这些图案之间的间隔可能超过标的制造流程可确实生产的极限。据此，这些图案的图案拟真可能不充足。本发明提供处理设计布局(例如标的布局122)的方法，以增加其图案拟真和可制造率。此方法将在后面的段落中讨论。
请回到图1A，掩膜室130使用标的布局122来生产将用于制造集成电路160的各种层的一或多个掩膜。掩膜室130进行各种任务(task)，包含数据准备132和选择性的(optionally)掩膜生产144。在数据准备132中，标的布局122被编译为可藉由掩膜撰写器(mask writer)实体写入的形式。在掩膜生产144中，修饰准备好的设计布局，以符合特定的掩膜制造厂，且之后生产设计布局。在此实施例中，数据准备132和掩膜生产144被描述为两个分开的元件。然而，数据准备132和掩膜生产144可共同被称为掩膜数据准备任务。在一实施例中，集成电路制造***100可使用无掩膜微影技术，例如电子束(electron beam)微影或光学无掩膜微影。在此***中，掩膜生产144被绕过，且数据准备132使标的布局122适合用于特定无掩膜微影技术的晶圆处理。
数据准备132包含布局分解134。在一实施例中，布局分解134利用一或多个多重图案化(multiple patterning)技术来将复杂的布局分解成一组较简单的次布局，或是将密集的布局分解成一组宽松的次布局。较简单的布局和/或宽松的布局更易于被制造。在一实施例中，布局分解134将一布局分解成主要布局(main layout)和切割布局(cut layout)。在集成电路制造厂150中，主要布局(或主要图案)在第一显影曝光中形成在晶圆152上，且切割布局(或切割图案)接着被应用为在第二显影曝光中移除主要图案的多余部分和/或衍生物。集成电路160的最后图案包含主要图案加上衍生物，但不包含切割图案。在其他实施例中，布局分解134将标的布局分解成第一次布局和第二次布局，其包含互相部分重叠的图案。在集成电路制造厂150中，第一次布局的图案在第一微影工艺中形成在晶圆152上，且第二次布局的图案在第二微影工艺中形成在晶圆152的同层上。第一微影工艺的图案和第二微影工艺的图案在晶圆152上部分重叠。集成电路160的最后图案包含图案的部分重叠部分和非重叠部分。
数据准备132更包含边缘重新设置(edge relocation)136，此边缘重新设置136最佳化各种次布局的后分解(post-decomposition)。在一实施例中，布局分解134产生主要次布局和切割次布局，且边缘重新设置136最佳化切割次布局边缘在主要次布局上的接合(landing)，使得这些边缘之间具有充足的叠对(overlay)。在其他实施例中，布局分解134产生第一次布局和第二次布局，此第一次布局和此第二次布局部分重叠，且边缘重新设置136最佳化在部分重叠区域中的边缘接合。因此，不只第一次布局和第二次布局的每一者具有充足的用于集成电路制造厂150的工艺视窗，以，并且第一次布局和第二次布局的部分重叠区域亦具有充足的用于集成电路制造厂150的叠对预算(overlay budget)。布局分解134和边缘重新设置136的各个实施例将在之后进一步详细说明。
当在布局分解134和边缘重新设置136进行任务时，工艺模型138可用以执行各种模拟。工艺模型138可基于集成电路制造厂150的实际工艺参数。工艺参数可包含与集成电路制造循环的各种工艺相关的参数、与用于制造集成电路的工具相关的参数、和/或其他工艺的态样。工艺模型138考虑各种工艺效能参数，例如在无掩膜微影中的强度对数斜率(intensity log slope；ILS)、最小关键尺寸(depth of focus；DOF)、掩膜误差增强因子(mask error enhancement factor；MEEF)和数据误差增强因子(data error enhancementfactor；DEEF)、关键尺寸(critical dimension；CD)变异预算(variation budget)、叠对预算、最小区域规则、最小关键尺寸、最小间隔、其他合适的因子或上述的组合。
在实施例中，数据准备132更包含光学邻近校正(optical proximitycorrection；OPC)(图未绘示)。光学邻近校正使用微影增强技术来补偿影像误差(imageerrors)，例如可由绕射(diffraction)、干涉(interference)或其他工艺效应所产生的影像误差。光学邻近校正可根据光学模型或规则来增加辅助特征(assist features)至集成电路设计布局122，例如散射条纹(scattering bar)、对线(serif)和/或锤头线(hammerhead)，使得在微影工艺后，晶圆上的最后图案可被改良而具增强的分辨率和精确度。光学邻近校正可使用基于模型的(model-based)校正或基于规则的(rule-based)校正。数据准备132可包含进一步的分辨率增强技术(resolution enhancement technique；RET)，例如偏轴照射(off-axis illumination)、次分辨率辅助特征(sub-resolutionfeatures)、相位移掩膜(phase-shifting mask)、其他合适的技术或是上述的组合。
应理解的是，上述数据准备132的描述已被简化，以为了清楚说明，且数据准备132可包含额外特征，例如逻辑运算(logic operation；LOP)，以根据制造规范来修改集成电路设计布局122。此外，在数据准备132中，应用至集成电路设计布局122的工艺可依据各样的不同顺序来执行。
在数据准备132修饰集成电路设计布局122后，修饰结果储存在一或多个数据文件中，例如储存在GDSII文件格式或DFII文件格式的文件中。此一或多个数据文件包含几何图案，例如代表主要设计图案和/或辅助特征的多边形。数据文件移交至掩膜生产144，或者直接移交至集成电路制造厂150以用于无掩膜微影工艺。在掩膜生产144中，掩膜或掩膜组基于经修饰的集成电路设计布局来生产。举例而言，电子束(electron-beam；e-beam)或多重电子束的机制用以基于经修饰的集成电路设计布局来形成在掩膜(掩膜(photomask)或倍增掩膜)上的图案。掩膜可使用各种技术来形成。在一实施例中，掩膜图案包含不透明区域和透明区域。辐射光束(例如紫外线光束)被不透明区域阻挡且通过透明区域，此辐射光束用以暴露涂布在晶圆上的影像感测材料层(例如光阻)。在一实例中，二元式掩膜(binarymask)包含透明基材(例如熔融石英(fused quartz))和涂布在掩膜的不透明区域中的不透明材料(例如铬)。在其他实例中，可使用相位移技术来生产掩膜。在相位移掩膜中，各种形成在掩膜上的图案中的特征被配置为具有适当的相位差异，以增强分辨率和影像品质。在各种实例中，相位移掩膜可以是如本发明所属技术领域现有的衰减式相位移掩膜(attenuated PSM)或交替式相位移掩膜(alternating PSM)。在一实施例中，掩膜为反射掩膜的极端紫外线(extreme ultraviolet；EUV)掩膜。在此掩膜中，其顶部表面的一些部分反射投影在其上的辐射，以形成集成电路图案的空间影像(aerial image)，其将被印刷在一标的上，例如晶圆152。极端紫外线掩膜可结合分辨率增益技术(resolution enhancementtechnique)，例如相位移掩膜和/或光学邻近校正。
集成电路制造厂150(例如半导体制造厂)使用掩膜室140所生产的遮罩(掩膜)(或多个遮罩)来制造集成电路160。或者，集成电路制造厂150可使用设计室130准备的数据，以使用一些无掩膜微影技术(例如电子束直写(electron beam direct write；EBDW)微影)来制造集成电路160。集成电路制造厂150为集成电路生产事业体，其可包含许多用以生产多种不同集成电路产品的制造设施。举例而言，可具有用于多个集成电路产品的前端生产(即前端工艺(front-end-of-line；FEOL)生产)的第一制造设施，而第二制造设施可提供用于集成电路产品的内连线(interconnection)和封装的后端生产(即后端工艺(back-end-of-line；BEOL)生产)))，且第三制造设施可提供其他服务予制造厂事业体。在此实施例中，使用一或多个微影工艺来制造半导体晶圆152，以形成集成电路160，此微影工艺为例如深紫外线(deep ultraviolet；DUV)微影、浸润(immersion)微影、极端紫外线微影、电子束微影、X射线微影、离子束微影和其他合适的微影工艺。半导体晶圆152包含硅基材或其他具有材料层形成于其上的适当基材。其他适当的基材材料包含另一合适的元素半导体(例如钻石或锗)、化合物半导体(例如碳化硅、砷化铟或磷化铟)或合金半导体(例如碳锗硅，磷砷化镓或磷铟化镓)。半导体晶圆152更可包含各种掺杂区域，介电特征与多层内连接(在后续制造步骤中形成)。遮罩可用于多样工艺。举例而言，遮罩可用于在半导体晶圆152内形成各个掺杂区域的离子布植工艺中、在半导体晶圆152内形成各个蚀刻区域的蚀刻工艺中、和/或其他合适的工艺中。
图1B为依据本发明各态样的如图1A所示的掩膜室130的详细方框图。在绘示的实施例中，掩膜室130包含设计***180，此设计***180可用以进行所述与图1的数据准备132相关的功能。设计***180为信息处理***，例如电脑、伺服器、工作站或其他合适的***。设计***180包含处理器182，此处理器182通信耦接于***记忆体184、大容量储存装置186和通信模块188。***记忆体184提供具有非暂态电脑可读取储存媒体的处理器182，以藉此处理器182来促进电脑指令的执行。***记忆体的实例可包含随机存取记忆体(randomaccess memory；RAM)装置，例如动态随机存取记忆体(dynamic RAM；DRAM)、同步动态随机存取记忆体(synchronous DRAM；SDRAM)、固态记忆体装置和/或本发明所属技术领域现有的多样其他记忆体装置。电脑程序、指令和数据储存于大容量储存装置186中。大容量储存装置186的实例可包含硬碟、光碟、磁光碟、固态储存装置和/或本发明所属技术领域现有的多样其他大容量储存装置。通信模块188可用以与集成电路制造***100中的其他元件(例如设计室120)传递信息，例如集成电路设计布局文件)。通信模块188的实例可包含乙太网络卡、IEEE 802.11WiFi装置、蜂巢式数据无线电装置(cellular data radio)和/或本发明所属技术领域现有的合适装置。
在操作上，设计***180被配置为依据各种不同设计规则和限制来操作集成电路设计布局122。举例而言，在一实施例中，数据准备132可被实施为在设计***180上执行的软体指令。在此实施例中，设计***180从设计室120接收包含标的布局122的第一GDSII文件192。在数据准备132完成后，设计***180传送包含经修饰的布局的第二GDSII文件194至生产一或多个掩膜190的掩膜生产144。在另一实施例中，集成电路设计布局可以其他文件格式(例如DFII、CIF、OASIS或其他合适的文件类型)在集成电路制作***100的元件之间传输。应理解的是，在其他实施例中，设计***180和掩膜室130可包含额外和/或不同的元件。
图2为依据本发明各态样的形成半导体装置的方法200的流程图。依据一实施例，方法200的操作210更绘示于图3中。方法200仅为一实例，且其非用以限制本发明超出在权利要求范围中所明确叙述的范围。额外的操作可在方法200之前、期间或之后提供，且一些用于方法200的额外实施例的所描述的操作可被取代、删除或移动。方法200可藉由在集成电路制造***100中的一或多个实体来实施。特别地，方法200的实施例可在设计***180中实施。方法200结合图1A至图9说明如下。
请参照图2，在操作202中，方法200(图2)接收集成电路设计布局，例如图4所示的集成电路设计布局122。请参照图4，集成电路设计布局122包含多个集成电路图案123。每一图案123为被多个边缘124所围绕的几何形状。集成电路设计布局122包含不同部分或区域，例如区域125和区域126。这些在区域125内的图案123具有规则形状和大尺寸，且这些图案之间具有大间隔。在集成电路制造厂150内，这些图案通常容易在标的光微影工艺中制造。相较之下，由于因为这些在区域126内的图案123的不规则形状和这些图案123之间的较小间隔，这些图案123可代表对光微影工艺的挑战。一些关键尺寸或间隔可能太小而不能被制造。为了解决此问题，方法200使用如下所述的多重图案工艺。
在操作204中，方法200(图2)将标的布局122分解成多个次布局，这些次布局将共同在晶圆152上形成标的集成电路设计布局。在此实施例中，方法200将标的布局122分解成次布局122A和122B，如图5A和图5B所示。请参照图5A，次布局122A包含在区域125内的这些图案123和在区域126内的这些图案123A。这些图案123A为在区域126内的这些图案123的一部分。请参照图5B，次布局122B包含在区域126内的多个图案123B。这些图案123B为在区域126内的这些图案123的一部分。当这些图案123A和这些图案123B部分重叠时，这些图案123A和这些图案123B在区域126内形成这些图案123。因为区域126存在于次布局122A和122B两者中，故区域126亦被称为「部分重叠区域」。同时，因为区域125仅存在于次布局122A和122B的其中一者中，故区域125亦被称为「独立区域」。与标的布局122相比，次布局122A和122B具有较规则的形状，且在这些形状之间具有较大的间隔，藉以提供更佳的可制造率。
在各个实施例中，方法200可分解集成电路设计布局122为两个、三个或多个次布局。分解需考虑包含这些图案123的特征、集成电路制造厂150的标的制造能力和工艺视窗因子等因子。举例而言，图案的特征可包含复杂度、关键尺寸和图案的间隔。举例而言，标的制造能力可包含照射源、光学***极化(polarization)、光学焦点深度、照射强度对数斜率以及在将被制造的晶圆上的薄膜堆叠。举例而言，工艺视窗因子可包含无掩膜微影的关键尺寸变异预算、叠对预算、掩膜误差增强因子和数据误差增强因子、图案的最小区域、图案的最小关键尺寸和图案之间的最小间隔。
标的布局122至次布局122A和122B的分解成初始分解。如此一来，一些图案形状和/或位置可依据评估指标来进一步最佳化。在一实施例中，评估指标包含选自关键尺寸变异预算、叠对预算、焦点深度、强度对数斜率、掩膜误差增强因子、数据误差增强因子、最小区域、最小关键尺寸和最小间隔所构成的群组的一或多个因子。常观察到的是，当一图案(包含其形状、尺寸、间隔等)因一效能因子而被最佳化时，相同的图案可能提升或阻碍其他效能因子。此外，这些图案123A和这些图案123B亦具有相互依存性(inter-dependency)。因此，这些图案123A和这些图案123B的最佳化应共同被考虑，其将在之后讨论。
在操作206中，方法200(图2)辨别在次区域122A和次区域122B中的可重新设置边缘。一些可重新设置边缘的实例如图6A和6B所示。为了简化说明，在图6A和图6B中仅显示这些图案123A和这些图案123B的一部分。
请参照图6A，这些图案123A为次布局122A的将被形成的图案，而这些图案123B仅为了例示目的而显示。这些图案123A和这些图案123B在一些区域中部分重叠。这些图案123A的一些边缘124AR(以虚线绘示于图6A中)在部分重叠区域中。这些边缘称为「可重新设置」边缘，其可在次布局122A和122B互相重叠时在不改变组合布局下沿着箭头127A指示的方向移动至一定的距离。这些图案123A的一些边缘(例如边缘124AF)被固定(非可重新设置)。这些边缘可预期为在光微影图案化工艺后被固定在一定的位置。在实施例中，这些经固定的边缘的位置可藉由光学邻近校正来修饰，以确保其在微影图案化工艺后取得一定的位置。
请参照图6B，这些图案123B的可重新设置边缘124BR是以相似的方式来辨别(图6B中的虚线)。这些图案123A仅为了例示目的而显示。这些边缘124BR可在次布局122A和122B互相重叠时在不改变组合布局下沿着箭头127B指示的方向移动至一定的距离可。相似地，边缘124BF为在次布局122中经固定的边缘的一实例。
在操作208中，方法200(图2)使每一可重新设置边缘与个别自由区域(region offreedom)相关，而为了最佳化目的，边缘将被重新定位。请继续参照图6A和图6B，可重新设置边缘124AR和124BR的自由区域分别由箭头127A和127B的长度所指示。可重新设置边缘124AR和124BR更被部分重叠图案的尺寸限制，亦即可重新设置边缘124AR(124BR)不移动至对应的图案123B(123A)外。因此，可重新设置边缘124AR和124BR的移动具有相互依存性且共同被考虑。
在操作210中，方法200(图2)重新设置一或多个可重新设置边缘124AR和124BR，以为了可制造率而最佳化次布局122A和122B。这些边缘的重新设置被这些边缘的个别自由区域所限制。在一实施例中，操作210涉及多重叠代回圈(iterative loops)。在每一回圈的期间，一些暂定重新设置(tentative relocation)被计画，且标的功能被评估(亦即计算分数)，其考虑这些图案和标的工艺的特征。若分数增加，则暂定重新设置被实行为修饰次布局122A和122B。在一实施例中，一旦达到使用者定义的门槛值，即结束叠代回圈，亦即这些经修饰的次布局被认为满足标的工艺的标准。在其他实施例中，叠代回圈在分数达到区域最佳值(local optimum)或全域最佳值(global optimum)时终止。
操作210的一实施例更如图3的流程图所示。请参照图3，操作210基于标的工艺选择评估指标(步骤302)。评估指标可用以建立标的功能。在一实施例中，评估指标包含选自关键尺寸变异预算、叠对预算、焦点深度、强度对数斜率、掩膜误差增强因子、数据误差增强因子(用于无掩膜微影)、最小区域、最小关键尺寸和最小间隔所构成的群组的一或多个因子。在一实施例中，评估指标为经过加权，亦即权重可分配至选自上述的每一效能因子，使得最佳化可提供一定的解决方案空间。在其他实施例中，评估指标包含边缘置放误差(edgeplacement errors；EPE)。进一步地，在此实施例中，操作210会考虑这些经固定的边缘的显影后位置。举例而言，这些可重新设置边缘124AR(图6A)的移动可能影响光学邻近校正如何处理经固定的边缘124AF，其可能依序影响最终微影图案化工艺后的这些经固定的边缘的置放。
请继续参照图3，操作210移动一或多个可重新设置边缘124AR和可重新设置边缘124BR(步骤304)，以修饰在次布局122A和次布局122B中的图案。在一实施例中，操作210可固定次布局122A(122B)中的边缘在其初始位置，且仅在次布局122B(122A)中移动这些边缘。在其他实施例中，操作210可同时移动在次布局122A和122B中的边缘。进一步地，操作210可选择性地移动一些边缘，但非移动所有边缘。
图7A至图7C绘示有关次布局122B的这些边缘124BR的三个示范暂定重新设置。请参照图7A，这些边缘124BR被置放在部分重叠(或结合)的图案123A的中间。为了方便说明，得到的图案123B被标记为123B-1。这些图案123B-1具有垂直间隔128-1。请参照图7B，这些边缘124BR被置放在或接近结合边缘123A的一边缘，使得得到的图案123B-2具有与结合边缘123A的最大部分重叠。这些图案123B-2具有垂直间隔128-2，此垂直间隔128-2小于间隔128-1。请参照图7C，这些边缘124BR被置放在或接近结合边缘123A的另一边缘，使得得到的图案123B-3具有具有与结合边缘123A的最小部分重叠123A。这些图案123B-3具有垂直的间隔128-3，此间隔128-3大于间隔128-1。
如图7A至图7C所示，对于标的工艺，这些边缘124BR的不同位置具有不同的含意。举例而言，当次布局122A和122B在光微影工艺期间叠对时，相较于图7B和图7C的排列，图7A的排列提供关键尺寸变异预算和叠对预算的较大的工艺视窗。图7A的排列亦有益于一些其他效能因子。举例而言，相较于图7B的排列，图7A的排列提供较大的间隔，且相较于图7C的排列，图7A的排列提供较大的关键尺寸，故图7A的排列提供较佳的掩膜误差增强因子。因为相同的理由，当最小关键尺寸和/或最小间隔的需求为标的工艺的特殊考量时，图7A的排列提供较佳的性能表现。另一方面，因这些图案123B-2的相对区域较大，图7B的排列而提供较佳的焦点深度，且由于间隔128-3相对较大，图7C的排列提供较佳的强度对数斜率。进一步观察，当最小区域的需求为标的工艺的特殊考量时，相较于图7C的排列，图7A和图7B的排列提供较佳的效能表现。对于给定的标的工艺，可一起考虑一或多个上述效能因子，以计算用于观察不同排列的可制造率的分数(图3的步骤306)。一实例绘示于图7中。
请参照图7D，在所示的实施例中，评估指标包含下列效能因子：关键尺寸变异预算、叠对预算、焦点深度、强度对数斜率、掩膜误差增强因子、最小关键尺寸、最小间隔和最小区域。图7A至图7C的每一排列的每一效能因子给予等级为1至3的分数。每一排列的总分数接着被计算。在所示的实例中，图7A至图7C的三个排列累计的总分数分别为14、9和8。因此，对于此评估指标，图7A的排列相较于图7B和图7C的排列为优选。在一实施例中，可分配不同权重至各种效能因子，其可指引最佳化工艺达成一定的解决方案空间。举例而言，若焦点深度被分配到的权重比其他因子还大，则图7B的排列可累计较图7A和图7C的排列为高的总分数，且因此图7B的排列可被选择为解决方案。
在实施例中，重复移动这些边缘的步骤(图3的步骤304)和计算分数的步骤(图3的步骤306)，以为了找出可接受解决方案，此可接受解决方案可以是评估指标的区域最佳值、评估指标的全域最佳值、或者虽然不是区域最佳值或全域最佳值但符合预先定义的门槛值的解决方案。以上说明如图3的步骤308所示。操作210的解决方案空间被次布局122A和122B的相互依存性以及各种效能因子的相互依存性所限制。
在如图7A至图7C所示的实例中，全部的图案为多边形，且这些图案的形状为矩形。进一步地，每一图案包含至多一个可重新设置边缘。此实例简化最佳化工艺。然而，此实例并不限制本发明。在各个实施例中，这些图案可以是任何的多边形形状，例如三角形、五边形和六边形，且可包含凸多边形、非凸多边形(non-convex polygon)、简单多边形和非简单多边形(non-simple polygon)。进一步地，图案可包含二或多个可重新设置边缘或边缘区段。此实例绘示于图8A至图8D中。在图8A中，这些图案123B包含一个可重新设置区域124BR，其移动方向和自由区域分别由双向箭头和虚线表示。在图8B中，这些图案123B包含两个可重新设置区域124BR-1和124BR-2，且每一可重新设置区域仅为边缘的一部分。可重新设置区域124BR-1和可重新设置区域124BR-2具有位于部分重叠区域中的个别自由区域，此部分重叠区域介于图案123B与其结合图案123A之间。在此例中，边缘区段124BR-1和/或124BR-2的重新设置可将图案123B从矩形修饰为五边形或六边形。相似地，图8C的图案123B包含三个可重新设置边缘区段，且图8D的图案123B包含四个可重新设置边缘。再次说明，图8A至图8D并非为限制性的实例。
请回到图2，在发现且实施重新设置边缘的可接受解决方案后，方法200更继续集成电路步骤阶段(操作212)。在一实施例中，方法200将经修饰的次布局122A和122B储存在实体计算机可读媒介中，其可在其他的集成电路步骤阶段中被使用。在一实施例中，对经修饰的次布局122A和122B进行光学邻近校正。光学邻近校正更可修饰图案123A和图案123B，以补偿影像误差，例如从散射、干涉或其他工艺效应产生的影像误差。光学邻近校正可增加辅助特征(例如散射条纹、对线和/或锤头线)至次布局122A和122B，其绘示于图9中。请参照图9，这些图案123A的轮廓(外部边缘)已被修饰，且辅助特征129已被***至次布局122A。虽然图中未显示，次布局122B可被光学邻近校正以相似的方式来修饰。
在一实施例中，方法200继续使用经修饰的次布局122A和122B以形成多个掩膜。在一实施例中，方法200使用经修饰的次布局122A以形成第一掩膜，且使用经修饰的次布局122B以形成第二掩膜。这些掩膜可以是深紫外线掩膜或极端紫外线掩膜，且这些掩膜更可包含多个增强特征(enhancement feature)，例如相位移特征(phase-shifting feature)。在一实施例中，方法200更使用这些掩膜进行光微影工艺，以形成集成电路160。举例而言，方法200使用第一掩膜以对晶圆进行第一光微影工艺，且接着使用第二掩膜以对相同的晶圆进行第二光微影工艺。在第一光微影工艺中，在晶圆上的材料层以经修饰的次布局122A且经由沉积、曝光、显影和蚀刻工艺的一或多个工艺而被图案化。在第二光微影工艺中，相同的材料层接着以经修饰的次布局122B且经由沉积、曝光、显影和蚀刻工艺的一或多个工艺而被图案化。因此，第一光微影工艺和第二光微影工艺共同图案化材料层，以形成集成电路布局，此集成电路布局接近匹配图4的标的布局122。
在其他实施例中，方法200继续后续集成电路工艺，以在不生产掩膜下(即无掩膜微影)使用经修饰的次布局122A和122B来图案化晶圆。举例而言，方法200可使用电子束直写(electron beam direct write；EBDW)技术来图案化晶圆。就这方面而言，方法200使用经修饰的次布局122A来对晶圆进行第一无掩膜微影工艺，且后续使用经修饰的次布局122B来对晶圆进行第二无掩膜微影工艺。第一无掩膜微影工艺和第二无掩膜微影工艺共同形成集成电路特征，此集成电路特征接近匹配图4的标的布局122。
虽非意于限制，本发明的一或多个实施例提供许多制造半导体装置的益处。举例而言，本发明的实施例可在多重图案工艺中实施，以将复杂的布局分解成一组较简单的布局，且更共同最佳化这些较简单的布局。因此，本发明可增加复杂的布局的可制造率。
在一示范态样中，本发明是指一种方法。此方法包含接收集成电路的标的布局；以及分解标的布局为多个用于多重图案工艺的次布局，其中这些次布局包含多个图案边缘，每一图案边缘在个别自由区域中为可重新设置。此方法更包含这些重新设置图案边缘以增加集成电路的可制造率并产生多个经修饰的次布局；分别对这些经修饰的次布局进行光学邻近校正工艺；以及储存这些经修饰的次布局至实体计算机可读媒介中，以用于后续集成电路工艺阶段。
在另一示范态样中，本发明是指一种方法。此方法包含接收集成电路的标的布局；以及分解标的布局为一第一次布局和一第二次布局。第一次布局的多个多边形图案与第二次布局的多个多边形图案部分重叠。第一次布局和该第二次布局分别包含多个第一可重新设置边缘和多个第二可重新设置边缘。每一可重新设置边缘与可供其置放的个别自由区域相关。此方法更包含对这些第一可重新设置边缘和这些第二可重新设置边缘进行边缘重新设置工艺，藉以分别产生第一经修饰的次布局和第二经修饰的次布局。边缘重新设置工艺包含：基于标的工艺选择评估指标；在这些第一可重新设置边缘和这些第二可重新设置边缘的一或多个边缘的个别自由区域中移动此一或多个边缘；基于评估指标计算可制造率分数；以及重复移动步骤和计算步骤，直到分数达到局部最大值。此方法更包含使用第一经修饰的次布局以形成第一掩膜；以及使用第二经修饰的次布局以形成第二掩膜。第一掩膜和该第二掩膜是用于对晶圆所进行的第一工艺和第二工艺中，以共同形成集成电路。
在另一示范态样中，本发明是指一种方法。此方法包含接收集成电路的标的布局；以及分解标的布局为第一次布局和第二次布局，其中第一次布局的部分图案与第二次布局的部分图案重叠。此方法更包含辨别在第一次布局和第二次布局中的多个可重新设置边缘；使每一可重新设置边缘与可供其置放的个别自由区域相关；以及对这些可重新设置边缘进行边缘重新设置工艺，藉以分别产生第一修饰的次布局和第二经修饰的次布局。边缘重新设置工艺包含：基于标的工艺选择评估指标；在这些可重新设置边缘的一或多个边缘的个别自由区域中移动此一或多个边缘；基于评估指标计算可制造率分数；以及重复移动步骤和计算步骤，直到分数满足门槛值。此方法更包含使用第一经修饰的次布局以对晶圆进行第一标的工艺；以及使用第二经修饰的次布局以对该晶圆进行第二标的工艺。第一工艺和第二工艺共同在晶圆上形成集成电路。
前述说明摘要多个实施例的特征，使得熟习此技艺者可以更了解本发明的态样。熟习此技艺者应知其可以轻易地利用本发明作为一基础，以进行设计或修改其他工艺及结构，用以达成相同目的，和/或达成与在此提出实施例的相同态样。熟习此技艺者也应可理解，这些等效的结构并不脱离本发明的精神与范围，而且在不脱离本发明的精神与范围下，可以做各种变更，替代及润饰。

Claims (19)

1.一种集成电路制造的方法，其特征在于，包含：
接收一集成电路的一标的布局；
分解该标的布局为用于一多重图案工艺的多个次布局，其中该些次布局包含多个图案边缘，每一该些图案边缘在一个别自由区域中为可重新设置；
重新设置该些图案边缘以增加该集成电路的可制造率并产生多个经修饰的次布局，重新设置该些图案边缘包含：
基于一标的工艺选择一评估指标；
进行一移动步骤，以在该些图案边缘的一或多个图案边缘的个别自由区域中移动该一或多个图案边缘；
进行一计算步骤，以基于该评估指标计算一分数；以及
重复该移动步骤和该计算步骤，直到该分数满足一门槛值；以及
储存该些经修饰的次布局至一实体计算机可读媒介中，以用于后续集成电路工艺阶段。
2.根据权利要求1所述的集成电路制造的方法，其特征在于，该评估指标包含选自关键尺寸变异预算、叠对预算、焦点深度、强度对数斜率、掩膜误差增强因子、数据误差增强因子、最小区域、最小关键尺寸、以及最小间隔所构成的群组的一或多个因子。
3.根据权利要求2所述的集成电路制造的方法，其特征在于，该评估指标为经过加权。
4.根据权利要求1所述的集成电路制造的方法，其特征在于，当该分数达到一局部最大值时，该分数满足该门槛值。
5.根据权利要求1所述的集成电路制造的方法，其特征在于，该分数是由计算该些经修饰的次布局整体而得，且该门槛值是经定义而用于该些经修饰的次布局整体。
6.根据权利要求1所述的集成电路制造的方法，其特征在于，该些经修饰的次布局包含一第一经修饰的次布局及一第二经修饰的次布局，且该方法更包含：
使用该第一经修饰的次布局以形成一第一掩膜；
使用该第二经修饰的次布局以形成一第二掩膜；
使用该第一掩膜以对一晶圆进行一第一光微影工艺；以及
使用该第二掩膜以对该晶圆进行一第二光微影工艺。
7.根据权利要求6所述的集成电路制造的方法，其特征在于，该第一光微影工艺及该第二光微影工艺的每一者使用一紫外线微影工艺和一极端紫外线微影工艺中的一者。
8.根据权利要求1所述的集成电路制造的方法，其特征在于，该些经修饰的次布局包含一第一经修饰的次布局及一第二经修饰的次布局，且该方法更包含：
使用该第一经修饰的次布局以对一晶圆进行一第一无掩膜光微影工艺；以及
使用该第二经修饰的次布局以对该晶圆进行一第二无掩膜光微影工艺。
9.根据权利要求1所述的集成电路制造的方法，其特征在于，该些经修饰的次布局包含一主要布局及一切割布局。
10.根据权利要求1所述的集成电路制造的方法，其特征在于，更包含：
分别对该些经修饰的次布局进行光学邻近校正工艺。
11.一种集成电路制造的方法，其特征在于，包含：
接收一集成电路的一标的布局；
分解该标的布局为一第一次布局和一第二次布局，其中该第一次布局的多个多边形图案与该第二次布局的多个多边形图案部分重叠，该第一次布局和该第二次布局分别包含多个第一可重新设置边缘和多个第二可重新设置边缘，且每一该些第一可重新设置边缘和第二可重新设置边缘与可供其置放的一个别自由区域相关；
对该些第一可重新设置边缘和该些第二可重新设置边缘进行一边缘重新设置工艺，藉以分别产生一第一经修饰的次布局和一第二经修饰的次布局，其中该边缘重新设置工艺包含：
基于一标的工艺选择一评估指标；
进行一移动步骤，以在该些第一可重新设置边缘和该些第二可重新设置边缘的一或多个边缘的个别自由区域中移动该一或多个边缘；
进行一计算步骤，以基于该评估指标计算一可制造率分数；以及
重复该移动步骤和该计算步骤，直到该分数达到一局部最大值；
使用该第一经修饰的次布局以形成一第一掩膜；以及
使用该第二经修饰的次布局以形成一第二掩膜，其中该第一掩膜和该第二掩膜是用于对一晶圆所进行的一第一工艺和一第二工艺中，以共同形成该集成电路。
12.根据权利要求11所述的集成电路制造的方法，其特征在于，该评估指标包含多个边缘置放误差，该些边缘置放误差是用于多个不可重新设置的边缘。
13.根据权利要求11所述的集成电路制造的方法，其特征在于，该评估指标包含选自关键尺寸变异预算、叠对预算、焦点深度、强度对数斜率、掩膜误差增强因子、数据误差增强因子、最小区域、最小关键尺寸、以及最小间隔所构成的群组的一或多个因子。
14.根据权利要求11所述的集成电路制造的方法，其特征在于，移动该一或多个边缘包含：
在该些第一可重新设置边缘的个别初始位置中固定该些第一可重新设置边缘；以及
在该些第二可重新设置边缘的个别自由区域中移动该些第二可重新设置边缘。
15.根据权利要求11所述的集成电路制造的方法，其特征在于，每一该些第一次布局和该些第二次布局的一多边形图案是一矩形。
16.根据权利要求11所述的集成电路制造的方法，其特征在于，每一该些第一次布局和该些第二次布局的一多边形图案包含至多一可重新设置边缘。
17.根据权利要求11所述的集成电路制造的方法，其特征在于，更包含：
在形成该第一掩膜前对该第一经修饰的次布局进行一第一光学邻近校正工艺；以及
在形成该第二掩膜前对该第二经修饰的次布局进行一第二光学邻近校正工艺。
18.一种集成电路制造的方法，其特征在于，包含：
接收一集成电路的一标的布局；
分解该标的布局为一第一次布局和一第二次布局，其中该第一次布局的部分图案与该第二次布局的部分图案部分重叠；
辨别在该第一次布局和该第二次布局中的多个可重新设置边缘；
使每一该些可重新设置边缘与可供其置放的一个别自由区域相关；
对该些可重新设置边缘进行一边缘重新设置工艺，藉以分别产生一第一经修饰的次布局和一第二经修饰的次布局，其中该边缘重新设置工艺包含：
基于一标的工艺选择一评估指标；
进行一移动步骤，在该些可重新设置边缘的一或多个边缘的个别自由区域中移动该一或多个边缘；
进行一计算步骤，基于该评估指标计算一可制造率分数；以及
重复该移动步骤和该计算步骤，直到该分数满足一门槛值；
使用该第一经修饰的次布局以对一晶圆进行一第一标的工艺；以及
使用该第二经修饰的次布局以对该晶圆进行一第二标的工艺。
19.根据权利要求18所述的集成电路制造的方法，其特征在于，该评估指标包含选自关键尺寸变异预算、叠对预算、焦点深度、强度对数斜率、掩膜误差增强因子、数据误差增强因子、最小区域、最小关键尺寸、以及最小间隔所构成的群组的一或多个因子。
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