CN106257653A - 晶片封装体及其制造方法 - Google Patents

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CN106257653A
CN106257653A CN201610410065.2A CN201610410065A CN106257653A CN 106257653 A CN106257653 A CN 106257653A CN 201610410065 A CN201610410065 A CN 201610410065A CN 106257653 A CN106257653 A CN 106257653A
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温英男
刘建宏
杨惟中
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Abstract

本发明提供一种晶片封装体及其制造方法，该晶片封装体包括：一基底，具有多个导电垫邻近于基底的第一表面；多个晶片，贴附于基底的一第二表面，其相对于第一表面，且一封胶层覆盖晶片；多个第一重布线层，设置于基底的第二表面与封胶层之间并电性连接导电垫，且多个第二重布线层设置于封胶层上；多个第一导电结构及多个第二导电结构，设置于该封胶层内；以及第一及第二导电结构，分别包括至少一接球，第一导电结构配置成连接第一重布线层与第二重布线层，且第二导电结构配置成连接第二重布线层与晶片。本发明有助于缩小电子或光电产品的尺寸。

Description

晶片封装体及其制造方法
技术领域
本发明有关于一种晶片封装技术，特别为有关于一种晶片封装体及其制造方法。
背景技术
随着电子或光电产品诸如数字相机、具有影像拍摄功能的手机、条码扫瞄器(barcode reader)以及监视器需求的增加，半导体技术发展的相当快速，且半导体晶片的尺寸有微缩化(miniaturization)的趋势，而其功能也变得更为复杂。
大多数的半导体晶片通常为了效能上的需求而置放于一密封的封装体，其有助于操作上的稳定性。因此，晶片封装制程是制造电子产品过程中的重要步骤。晶片封装体除了将晶片保护于其中，使其免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。然而，随着电子或光电产品的功能复杂化，必须增加晶片封装体的数量以符合电子或光电产品的需求。如此一来，难以维持或缩小电子或光电产品的尺寸。
因此，有必要寻求一种新颖的晶片封装体及其制造方法，其能够解决或改善上述的问题。
发明内容
本发明的实施例提供一种晶片封装体，包括：一基底，具有一第一表面及与其相对的一第二表面，其中基底内包括一感测装置及多个导电垫，邻近于第一表面；多个晶片，贴附于基底的第二表面上；一封胶层，设置于基底的第二表面上，以覆盖晶片；多个第一重布线层，设置于基底的第二表面与封胶层之间，且电性连接导电垫；多个第二重布线层，设置于封胶层上；以及多个第一导电结构及多个第二导电结构，设置于该封胶层内。其中，每一第一导电结构及每一第二导电结构分别包括至少一接球。并且，至少一第一导电结构配置成连接至少一第一重布线层与至少一第二重布线层，且至少一第二导电结构配置成连接至少一第二重布线层与至少一晶片。
本发明的另一实施例提供一种晶片封装体的制造方法，包括：提供一基底，其具有一第一表面及与其相对的一第二表面，其中基底内包括一感测装置及多个导电垫，邻近于第一表面；于基底的第二表面形成多个第一重布线层并将多个晶片贴附于基底的第二表面上，其中第一重布线层电性连接导电垫；于第一重布线层上形成多个第一导电结构，且于晶片上形成多个第二导电结构，其中每一第一导电结构及每一第二导电结构分别包括至少一接球；于基底的第二表面上形成一封胶层，以覆盖晶片及第一重布线层且露出第一导电结构及第二导电结构；以及于封胶层上形成多个第二重布线层，其中第二重布线层经由该多个第一导电结构电性连接第一重布线层，且经由第二导电结构电性连接该多个晶片。
本发明的又另一实施例提供一种晶片封装体，包括：一基底，具有一第一表面及与其相对的一第二表面，其中基底内包括一感测装置及多个导电垫，邻近于第一表面；多个晶片，贴附于基底的第二表面上，其中晶片具有多个金属凸块；一封胶层，设置于基底的第二表面上，以覆盖晶片并露出金属凸块；以及多个重布线层，设置于封胶层上，且电性连接导电垫及露出的金属凸块。
本发明的又另一实施例提供一种晶片封装体的制造方法，包括：提供一基底，其具有一第一表面及与其相对的一第二表面，其中基底内包括一感测装置及多个导电垫，邻近于第一表面；于基底的第二表面上贴附多个晶片，其中晶片具有多个金属凸块；于基底的第二表面上形成一封胶层，以覆盖晶片并露出金属凸块；以及于封胶层上形成多个重布线层，其中重布线层电性连接导电垫及露出的金属凸块。
本发明有助于缩小电子或光电产品的尺寸。
附图说明
图1A至1G是绘示出本发明一实施例的晶片封装体的制造方法的剖面示意图。
图2是绘示出图1G的晶片封装体的平面示意图。
图3A至3D是绘示出本发明另一实施例的晶片封装体的制造方法的剖面示意图。
图4是绘示出图3D的晶片封装体的平面示意图。
图5A至5F是绘示出本发明又另一实施例的晶片封装体的制造方法的剖面示意图。
图6是绘示出图5F的晶片封装体的平面示意图。
其中，附图中符号的简单说明如下：
10盖层；20支撑基底；100基底；100a第一表面；100b第二表面；102感测装置；104导电垫；106绝缘层；108第一重布线层；110、124钝化保护层；112晶片；112a金属凸块；114第一导电结构；116第二导电结构；118封胶层；118a第一开口；118b第二开口；120研磨制程；122第二重布线层；126焊料凸块；222重布线层。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定形式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，并非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
本发明一实施例的晶片封装体可用以封装微机电***晶片。然其应用不限于此，例如在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(optoelectronic devices)、微机电***(Micro Electro Mechanical System,MEMS)、生物辨识***(biometric devices)、微流体***(micro fluidic systems)、或利用热、光线、电容及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package,WSP)制程对影像感测元件、发光二极管(light-emittingdiodes,LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、指纹辨识元件(fingerprint-recognitiondevice)、微制动器(micro actuators)、表面声波元件(surface acoustic wavedevices)、压力感测器(process sensors)或喷墨头(ink printer heads)等半导体晶片进行封装。
其中上述晶圆级封装制程主要是指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layerintegrated circuit devices)或***级封装(System in Package,SIP)的晶片封装体。
请参照图1G及图2，其分别绘示出根据本发明一实施例的晶片封装体的剖面示意图及平面示意图，其中图1G是绘示出沿着图2中的I-I’线的剖面示意图。在本实施例中，晶片封装体包括一基底100。在本实施例中，基底100可包括一本体以及形成于本体上的金属化层。在一实施例中，本体可包括硅本体或其他半导体本体。再者，基底100具有一第一表面100a及与其相对的一第二表面100b。
在一实施例中，基底100内具有一感测装置102及一个或一个以上的导电垫104。通常感测装置102位于本体内，而导电垫104通常位于金属化层内且可为一顶部金属层。再者，感测装置102及导电垫104可邻近于第一表面100a(例如，金属化层的上表面)。在一实施例中，感测装置102用以感测生物特征，且可包括一指纹辨识元件。在另一实施例中，感测装置102用以感测环境特征，且可包括一温度感测元件、一湿度感测元件、一压力感测元件、一电容感测元件或其他适合的感测元件。在一实施例中，感测装置102内的感测元件可通过基底100内的内连线结构(未绘示)而与导电垫104电性连接。
在本实施例中，每一导电垫104具有一侧壁，横向突出于基底100的侧壁。在一实施例中，导电垫可为单层导电层或具有多层的导电层结构。为简化图式，此处仅以单层导电层作为范例说明(如图1G所示)，且仅绘示出基底100内的两个导电垫104作为范例说明。
在本实施例中，晶片封装体还包括一或一个以上的晶片112，其贴附于基底100的第二表面100b上。在一实施例中，晶片112用以处理来自感测装置102的信号，例如影像信号处理(Image Signal Process,ISP)晶片或特定应用集成电路(application-specificintegrated circuit,ASIC)晶片。举例来说，感测装置102可包括一指纹辨识元件，而晶片112可包括ASIC晶片。为简化图式，此处仅绘示出二个晶片112作为范例说明。
在本实施例中，晶片封装体还包括一封胶层118设置于基底100的第二表面100b上，以覆盖晶片112。在本实施例中，封胶层118可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂(polyimide)、苯环丁烯(butylcyclobutene,BCB)、聚对二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(acrylates))或其他适合的绝缘材料。
在本实施例中，晶片封装体还包括一绝缘层106及多个第一重布线层108依序设置于基底100的第二表面100b上，使第一重布线层108位于基底100的第二表面100b与封胶层118之间，且通过绝缘层106与基底100电性隔离。在一实施例中，绝缘层106可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
在本实施例中，第一重布线层108及绝缘层106沿着基底100的侧壁延伸。再者，导电垫104的侧壁与位于着基底100的侧壁的第一重布线层108以T型接触(T-contact)的方式形成电性连接。在一实施例中，第一重布线层108包括铜、铝、金、铂、镍、锡、前述的组合或其他适合的导电材料。在另一实施例中，第一重布线层108可包括导电高分子材料或导电氧化物(例如，氧化铟锡或氧化铟锌)。
在本实施例中，晶片封装体还包括多个第二重布线层122，设置于封胶层118上。第二重布线层122作为第一重布线层108与晶片112之间的电性连接以及作为晶片112之间的电性连接(如图2所示)。在一实施例中，第二重布线层122可包括相同或相似于第一重布线层108的材料。
在本实施例中，晶片封装体还包括一钝化保护层(passivation)110，设置于基底100的第二表面100b与封胶层118之间，且覆盖第一重布线层108及绝缘层106。在本实施例中，钝化保护层110内具有多个开口，以露出位于基底100的第二表面100b上的第一重布线层108的一部分。在一实施例中，钝化保护层110包括环氧树脂、绿漆(solder mask)、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)、光阻材料或其他适合的绝缘材料。在一实施例中，钝化保护层110为可具有黏性的材料，使晶片112能够贴附于基底100上。
在本实施例中，晶片封装体还包括多个第一导电结构114及多个第二导电结构116设置于封胶层118内。第一导电结构114对应地设置于钝化保护层110的开口内，以直接接触露出的第一重布线层108，而与第一重布线层108电性连接。第二导电结构116设置于晶片112上，而与晶片112电性连接。在此情形中，至少一第一导电结构114配置成连接至少一第一重布线层108与至少一第二重布线层122。再者，至少一第二导电结构116配置成连接至少一第二重布线层122与至少一晶片112。
在一实施例中，每一第一导电结构114及每一第二导电结构116分别包括至少一接球，例如金属接球。举例来说，每一第一导电结构114包括二或多个接球沿垂直于基底100的第二表面100b的方向叠置于第一重布线层108的其中一个，且每一第二导电结构设置于晶片112的其中一个且为单一接球。
在一实施例中，第一导电结构114、第二导电结构116及封胶层118的上表面彼此为共平面，且其邻近于第二重布线层122。亦即，第一导电结构114及第二导电结构116露出于封胶层118，使第一导电结构114及第二导电结构116分别与第二重布线层122电性连接。
在本实施例中，晶片封装体还包括一钝化保护层124，其覆盖封胶层118及第二重布线层122。在本实施例中，钝化保护层124内具有多个开口，以暴露出位于封胶层118上的第二重布线层122的一部分。在一实施例中，钝化保护层124可包括相同或相似于钝化保护层110的材料。
在本实施例中，晶片封装体还包括多个焊料凸块126及多个虚置焊料凸块(未绘示)，设置于封胶层118上且穿过钝化保护层124。在一实施例中，焊料凸块126经由钝化保护层124的开口而电性连接第二重布线层122。再者，虚置焊料凸块并未与基底100内的装置及晶片112电性连接。在一实施例中，焊料凸块126及虚置焊料凸块可包括锡、铅、铜、金、镍、前述的组合或其他适合的导电材料。
在本实施例中，晶片封装体还包括一盖层10，覆盖基底100的第一表面100a，用以保护感测装置102。在一实施例中，盖层10可包括环氧树脂、苯环丁烯(BCB)树脂或其他适合的绝缘材料。
请参照图3D及4，其分别绘示出根据本发明一实施例的晶片封装体的剖面示意图及平面示意图，其中图3D是绘示出沿着图4中的II-II’线的剖面示意图。再者，图3D及4中相同于前述图1G及2的实施例的部件使用相同的标号并省略其说明。在本实施例中，晶片封装体的结构类似于图1G中的晶片封装体的结构。不同之处在于图3D中每一第一导电结构114为单一接球。因此，第一导电结构114、第二导电结构116及封胶层118的上表面彼此不为共平面。另外，封胶层118具有多个第一开口118a以露出第一导电结构114。再者，封胶层118具有多个第二开口118b以露出第二导电结构116。在此情形中，第二重布线层122延伸至第一开口118a的其中一个及第二开口118b的其中一个内而分别连接第一导电结构114的其中一个及第二导电结构116的其中一个。再者，另一第二重布线层122可延伸至不同的第二开口118b内而连接位于不同晶片112上的第二导电结构116。
相较于图1G中的晶片封装体的封胶层118，图3D中的晶片封装体的封胶层118的厚度较大。再者，在本实施例中，钝化保护层124会局部填入第一开口118a及第二开口118b内，使第一开口118a及第二开口118b内的第二重布线层122与钝化保护层124之间形成间隙。在其他实施例中，钝化保护层124也可完全填入第一开口118a及第二开口118b内。
请参照图5F及6，其分别绘示出根据本发明一实施例的晶片封装体的剖面示意图及平面示意图，其中图5F是绘示出沿着图6中的III-III’线的剖面示意图。再者，图5F及6中相同于前述图1G及2的实施例的部件使用相同的标号并省略其说明。在本实施例中，晶片封装体包括一基底100，其具有一第一表面100a及与其相对的一第二表面100b。基底100内具有一感测装置102及一个或一个以上的导电垫104。再者，感测装置102及导电垫104可邻近于基底100的第一表面100a。
在本实施例中，晶片封装体还包括一或一个以上的晶片112，其通过粘着层(未绘示)贴附于基底100的第二表面100b上。在一实施例中，晶片112用以处理来自感测装置102的信号。举例来说，感测装置102可包括一指纹辨识元件，而晶片112可包括ASIC晶片。为简化图式，此处仅绘示出二个晶片112作为范例说明。在本实施例中，每一晶片112具有多个金属凸块112a。在一实施例中，金属凸块112a可包括焊球、导电柱或其他适合的导电结构，且可包括锡、铅、铜、金、镍、前述的组合或其他适合的导电材料。
在本实施例中，晶片封装体还包括一封胶层118设置于基底100的第二表面100b上，以覆盖晶片112并露出金属凸块112a。
在本实施例中，晶片封装体还包括多个重布线层222设置于封胶层118上。在本实施例中，金属凸块112a及封胶层118的上表面彼此为共平面且其邻近于重布线层222，使重布线层222与露出的金属凸块112a电性连接。再者，重布线层222沿着基底100的侧壁延伸，而与横向突出于基底100的侧壁的导电垫104以T型接触的方式形成电性连接。在一实施例中，重布线层222具有相同或相似于第一重布线层108的材料。
在本实施例中，晶片封装体还包括一钝化保护层124，其覆盖封胶层118及重布线层222。在本实施例中，钝化保护层124内具有多个开口，以露出位于封胶层118上的重布线层222的一部分。
在本实施例中，晶片封装体还包括多个焊料凸块126及多个虚置焊料凸块(未绘示)，设置于封胶层118上且穿过钝化保护层124。在一实施例中，焊料凸块126经由钝化保护层124的开口而电性连接重布线层222。
在本实施例中，晶片封装体还包括一盖层10，覆盖基底100的第一表面100a，用以保护感测装置102。
相较于图1G中的晶片封装体的封胶层118，图5F中的晶片封装体的封胶层118的厚度较小。
请参照图1A至1G，其绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图。如图1A所示，提供一基底100，其包括一本体以及形成于本体上的金属化层。在一实施例中，本体可包括硅本体或其他半导体本体。再者，基底100具有一第一表面100a及与其相对的一第二表面100b。在一实施例中，基底100为一晶片。在另一实施例中，基底100为一晶圆，以利于进行晶圆级封装制程。在本实施例中，基底100包括多个晶片区。为简化图式及说明，此处仅绘示出单一晶片区中的基底100。
在本实施例中，晶片区中的基底100内具有一感测装置102及一个或一个以上的导电垫104。通常感测装置102位于本体内，而导电垫104通常位于金属化层内且可为一顶部金属层。再者，感测装置102及导电垫104可邻近于第一表面100a(例如，金属化层的上表面)。在一实施例中，感测装置102内的感测元件可通过基底100内的内连线结构(未绘示)而与导电垫104电性连接。在一实施例中，导电垫104可为单层导电层或具有多层的导电层结构。为简化图式，此处仅以单层导电层作为范例说明，且仅绘示出基底100内的两个导电垫104作为范例说明。
接着，在基底100的第一表面100a上覆盖一盖层10，用以保护感测装置102。在一实施例中，盖层10可包括环氧树脂、BCB树脂或其他适合的绝缘材料。盖层10可作为一粘着层，使一支撑基底20通过盖层10而贴附于基底100的第一表面100a上。在一实施例中，支撑基底20可包括玻璃、硅、塑胶片(plastic film)、蓝宝石(sapphire)或其他适合的支撑材料。
请参照图1B，利用支撑基底20作为基底100的支撑，以对基底100的第二表面100b进行薄化制程(例如，蚀刻制程、铣削(milling)制程、机械研磨(mechanical grinding)制程或化学机械研磨(chemical mechanical polishing,CMP)制程)，以减少基底100的厚度。
接着，可通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，沿基底100的每一晶片区边缘形成一开口。开口自基底100的第二表面100b朝第一表面100a延伸，且分别露出邻近于第一表面100a的导电垫104。
接着，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，形成一绝缘层106于基底100的第二表面100b上，并填入位于晶片区边缘的开口而覆盖露出的导电垫104。
请参照图1C，可通过刻痕(notching)制程以局部去除位于每一晶片区边缘的开口内的绝缘层106，使开口延伸于基底100的金属化层并露出导电垫104的侧壁。接着，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在基底100的第二表面100b上方的绝缘层106上形成图案化的多个第一重布线层108。第一重布线层108顺应性延伸至基底100的侧壁上，以与露出的导电垫140的侧壁形成T型接触而电性连接导电垫104。再者，第一重布线层108通过绝缘层106与基底100电性隔离。
接着，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在绝缘层106及第一重布线层108上顺应性形成一钝化保护层110，以覆盖第一重布线层108。接着，可通过微影制程及蚀刻制程，在钝化保护层110内形成多个开口，以分别露出位于基底100的第二表面100b上的第一重布线层108的一部分。
接着，将多个晶片112贴附于基底100的第二表面100b上方的钝化保护层110上。在一实施例中，晶片112用以处理来自感测装置102的信号，例如ISP晶片或ASIC晶片。举例来说，感测装置102可包括一指纹辨识元件，而晶片112可包括ASIC晶片。为简化图式，此处仅绘示出二个晶片112作为范例说明。
请参照图1D，于第一重布线层108上形成多个第一导电结构114，且于晶片112上形成多个第二导电结构116。在本实施例中，第一导电结构114对应地形成于钝化保护层110的开口内，以直接接触露出的第一重布线层108，而与第一重布线层108电性连接。再者，第二导电结构116形成于晶片112上，而与晶片112电性连接。在一实施例中，每一第一导电结构114及每一第二导电结构116分别包括至少一接球，例如金属接球。在一实施例中，每一第一导电结构114包括二或多个接球沿垂直于基底100的第二表面100b的方向叠置于第一重布线层108的其中一个，且每一第二导电结构设置于晶片112的其中一个且为单一接球。
接着，可通过模塑成型(molding)制程或沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，于基底100的第二表面100b上形成一封胶层118，以覆盖晶片112、第一重布线层108、第一导电结构114及第二导电结构116。
请参照图1E，对封胶层118进行一研磨制程120，以露出第一导电结构114及第二导电结构116。如此一来，第一导电结构114、第二导电结构116及封胶层118的上表面彼此为共平面，且其邻近于后续形成的第二重布线层122(如图1F所示)。
请参照图1F，利用相同或相似于形成第一重布线层108的制程，于封胶层118上形成图案化的多个第二重布线层122。在本实施例中，第二重布线层122经由露出的第一导电结构114电性连接第一重布线层108，且经由第二导电结构116电性连接晶片112。
接着，利用相同或相似于形成钝化保护层110的制程，于封胶层118及第二重布线层122上覆盖一钝化保护层124。在本实施例中，钝化保护层124内具有多个开口，以露出位于基底100的第二表面100b上的第二重布线层122的一部分。之后，于封胶层118上形成多个焊料凸块126及多个虚置焊料凸块(未绘示)，其穿过钝化保护层124。在一实施例中，焊料凸块126经由钝化保护层124的开口而电性连接第二重布线层122。再者，虚置焊料凸块并未与基底100内的装置及晶片112电性连接。后续形成的晶片封装体可通过焊料凸块126接合至一电路板(未绘示)上。
请参照图1G，去除支撑基底20。之后，可沿着相邻基底100的晶片区之间的切割道(未绘示)进行切割制程，以形成多个独立的晶片封装体。
请参照图3A至3D，其绘示出根据本发明另一实施例的晶片封装体的制造方法的剖面示意图，其中相同于前述图1A至1G的实施例的部件使用相同的标号并省略其说明。如图3A所示，可利用相同或相似于图1A至1D的实施例形成一结构。在本实施例中，此结构相似于图1D中所示的结构，不同之处在于图3A中每一第一导电结构114为单一接球。再者，相较于图1D中的封胶层118，图3A中的封胶层118的厚度较大。
请参照图3B，对封胶层118进行一钻孔制程(例如，激光钻孔制程、蚀刻制程或其他适合的制程)，使封胶层118具有多个第一开口118以露出第一导电结构114，且具有多个第二开口118b以露出第二导电结构116。
请参照图3C，利用相同或相似于形成第一重布线层108的制程，于封胶层118上形成图案化的多个第二重布线层122。在本实施例中，第二重布线层122顺应性延伸至第一开口118a的其中一个及第二开口118b的其中一个内而分别连接第一导电结构114的其中一个及第二导电结构116的其中一个。再者，另一第二重布线层122可顺应性延伸至不同的第二开口118b内而连接位于不同晶片112上的第二导电结构116。
接着，可利用相同或相似于形成钝化保护层110的制程，于封胶层118及第二重布线层122上覆盖一钝化保护层124。在本实施例中，钝化保护层124内具有多个开口，以露出位于基底100的第二表面100b上的第二重布线层122的一部分。在本实施例中，钝化保护层124会局部填入第一开口118a及第二开口118b内，使第一开口118a及第二开口118b内的第二重布线层122与钝化保护层124之间形成间隙。在其他实施例中，钝化保护层124也可完全填入第一开口118a及第二开口118b内。之后，于封胶层118上形成多个焊料凸块126及多个虚置焊料凸块(未绘示)，其穿过钝化保护层124。在一实施例中，焊料凸块126经由钝化保护层124的开口而电性连接第二重布线层122。再者，虚置焊料凸块并未与基底100内的装置及晶片112电性连接。后续形成的晶片封装体可通过焊料凸块126接合至一电路板(未绘示)上。
请参照图3D，去除支撑基底20。之后，可沿着相邻基底100的晶片区之间的切割道(未绘示)进行切割制程，以形成多个独立的晶片封装体。
在本实施例中，由于晶片封装体的封胶层118的厚度大于图1G中晶片封装体的封胶层118的厚度，因此具有相对较佳的机械强度。然而，由于晶片封装体的封胶层118的厚度大于图1G中晶片封装体的封胶层118的厚度，因此图1G中晶片封装体具有相对较小的尺寸，而有助于缩小电子或光电产品的尺寸。
请参照图5A至5F，其绘示出根据本发明又另一实施例的晶片封装体的制造方法的剖面示意图，其中相同于前述图1A至1G的实施例的部件使用相同的标号并省略其说明。如图5A所示，利用相同或相似于图1A至1B的方法形成一结构。在本实施例中，此结构相似于图1B中所示的结构，不同之处在于未形成任何绝缘层106于基底100的第二表面100b上或覆盖露出的导电垫104。
请参照图5B，于基底100的第二表面100b上贴附多个晶片112。在一实施例中，晶片112用以处理来自感测装置102的信号，例如ISP晶片或ASIC晶片。举例来说，感测装置102可包括一指纹辨识元件，而晶片112可包括ASIC晶片。为简化图式，此处仅绘示出二个晶片112作为范例说明。在本实施例中，每一晶片112具有多个金属凸块112a。在一实施例中，金属凸块112a可包括焊球、导电柱或其他适合的导电结构，且可包括锡、铅、铜、金、镍、前述的组合或其他适合的导电材料。
接着，可通过模塑成型制程或沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，于基底100的第二表面100b上形成一封胶层118，以覆盖晶片112、金属凸块112a，并填入每一晶片区边缘的开口内以覆盖露出的导电垫104。
请参照图5C，对封胶层118进行一研磨制程120，以露出金属凸块112a。如此一来，金属凸块112a及封胶层118的上表面彼此为共平面，且其邻近于后续形成的重布线层。接着，可通过刻痕制程以局部去除位于每一晶片区边缘的开口内的封胶层118，使开口延伸于基底100的金属化层并露出导电垫104的侧壁。
请参照图5D，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在基底100的第二表面100b上方的封胶层118上形成图案化的多个重布线层222。重布线层222通过封胶层118与基底100电性隔离。再者，至少一重布线层222的一端顺应性延伸至基底100的侧壁上，以与露出的导电垫140的侧壁形成T型接触而电性连接导电垫104。上述重布线层222的另一端与露出的金属凸块112a形成电性连接。再者，至少另一重布线层222与不同晶片112上露出的金属凸块112a形成电性连接。
请参照图5E，于封胶层118及重布线层222上覆盖一钝化保护层124。在本实施例中，钝化保护层124内具有多个开口，以露出位于基底100的第二表面100b上的重布线层222的一部分。之后，于封胶层118上形成多个焊料凸块126及多个虚置焊料凸块(未绘示)，其穿过钝化保护层124。在一实施例中，焊料凸块126经由钝化保护层124的开口而电性连接重布线层222。再者，虚置焊料凸块并未与基底100内的装置及晶片112电性连接。后续形成的晶片封装体可通过焊料凸块126接合至一电路板(未绘示)上。
请参照图5F，去除支撑基底20。之后，可沿着相邻基底100的晶片区之间的切割道(未绘示)进行切割制程，以形成多个独立的晶片封装体。在本实施例中，由于晶片封装体仅具有单层重布线层222，且封胶层118的厚度小于图1G中晶片封装体的封胶层118的厚度，因此具有相对于图1G中晶片封装体具有相对较小的尺寸，而有助于进一步缩小电子或光电产品的尺寸。
根据上述不同的实施例，利用接球及T型接触作为具有感测装置的基底的外部电性连接的路径，以将不同功能的晶片整合至单一封装体中。如此一来，可在不增加晶片封装体的数量下符合电子或光电产品的需求，进而维持或缩小电子或光电产品的尺寸并能够节省成本。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (26)

1.一种晶片封装体，其特征在于，包括：
基底，具有第一表面及与该第一表面相对的第二表面，其中该基底内包括感测装置及多个导电垫，该感测装置及该多个导电垫邻近于该第一表面；
多个晶片，贴附于该基底的该第二表面上；
封胶层，设置于该基底的该第二表面上，以覆盖该多个晶片；
多个第一重布线层，设置于该基底的该第二表面与该封胶层之间，且电性连接该多个导电垫；
多个第二重布线层，设置于该封胶层上；以及
多个第一导电结构及多个第二导电结构，设置于该封胶层内，
其中，每一第一导电结构及每一第二导电结构分别包括至少一接球，至少一第一导电结构配置成连接至少一第一重布线层与至少一第二重布线层，且至少一第二导电结构配置成连接至少一第二重布线层与至少一晶片。
2.根据权利要求1所述的晶片封装体，其特征在于，每一第一导电结构包括多个接球，该多个接球沿垂直于该基底的该第二表面的方向叠置于该多个第一重布线层的其中一个，且每一第二导电结构设置于该多个晶片的其中一个。
3.根据权利要求2所述的晶片封装体，其特征在于，该多个第一导电结构、该多个第二导电结构及该封胶层的上表面彼此为共平面，且该多个第一导电结构、该多个第二导电结构及该封胶层的上表面邻近于该多个第二重布线层。
4.根据权利要求1所述的晶片封装体，其特征在于，该封胶层具有多个第一开口以露出该多个第一导电结构，且具有多个第二开口以露出该多个第二导电结构，其中至少一第二重布线层延伸至该多个第一开口的其中一个内而连接该多个第一导电结构的其中一个，且至少另一第二重布线层延伸至该多个第二开口的其中一个内而连接该多个第二导电结构的其中一个。
5.根据权利要求4所述的晶片封装体，其特征在于，该多个第一导电结构、该多个第二导电结构及该封胶层的上表面彼此不为共平面。
6.根据权利要求1所述的晶片封装体，其特征在于，还包括：
钝化保护层，覆盖该封胶层及该多个第二重布线层；以及
多个焊料凸块及多个虚置焊料凸块，设置于该封胶层上且穿过该钝化保护层，其中该多个焊料凸块电性连接该多个第二重布线层。
7.根据权利要求1所述的晶片封装体，其特征在于，还包括盖层，该盖层覆盖该基底的该第一表面。
8.根据权利要求1所述的晶片封装体，其特征在于，该感测装置包括指纹辨识元件，且该多个晶片包括特定应用集成电路晶片。
9.一种晶片封装体的制造方法，其特征在于，包括：
提供基底，该基底具有第一表面及与该第一表面相对的第二表面，其中该基底内包括感测装置及多个导电垫，该感测装置及该多个导电垫邻近于该第一表面；
于该基底的该第二表面形成多个第一重布线层，其中该多个第一重布线层电性连接该多个导电垫；
将多个晶片贴附于该基底的该第二表面上；
于该多个第一重布线层上形成多个第一导电结构，且于该多个晶片上形成多个第二导电结构，其中每一第一导电结构及每一第二导电结构分别包括至少一接球；
于该基底的该第二表面上形成封胶层，以覆盖该多个晶片及该多个第一重布线层、且露出该多个第一导电结构及该多个第二导电结构；以及
于该封胶层上形成多个第二重布线层，其中该多个第二重布线层经由该多个第一导电结构电性连接该多个第一重布线层，且经由该多个第二导电结构电性连接该多个晶片。
10.根据权利要求9所述的晶片封装体的制造方法，其特征在于，每一第一导电结构包括多个接球，该多个接球沿垂直于该基底的该第二表面的方向叠置。
11.根据权利要求9所述的晶片封装体的制造方法，其特征在于，形成该封胶层包括进行研磨制程，使该多个第一导电结构、该多个第二导电结构及该封胶层的上表面彼此为共平面，且该多个第一导电结构、该多个第二导电结构及该封胶层的上表面邻近于该多个第二重布线层。
12.根据权利要求9所述的晶片封装体的制造方法，其特征在于，形成该封胶层包括进行钻孔制程，使该封胶层具有多个第一开口以露出该多个第一导电结构且具有多个第二开口以露出该多个第二导电结构，且至少一第二重布线层延伸至该多个第一开口的其中一个内而连接该多个第一导电结构的其中一个，且至少另一第二重布线层延伸至该多个第二开口的其中一个内而连接该多个第二导电结构的其中一个。
13.根据权利要求12所述的晶片封装体的制造方法，其特征在于，该多个第一导电结构、该多个第二导电结构及该封胶层的上表面彼此不为共平面。
14.根据权利要求9所述的晶片封装体的制造方法，其特征在于，还包括：
于该封胶层及该多个第二重布线层上覆盖钝化保护层；以及
于该封胶层上形成多个焊料凸块及多个虚置焊料凸块，其中该多个焊料凸块穿过该钝化保护层，以电性连接该多个第二重布线层。
15.根据权利要求9所述的晶片封装体的制造方法，其特征在于，还包括于该基底的该第一表面覆盖盖层。
16.根据权利要求9所述的晶片封装体的制造方法，其特征在于，该感测装置包括指纹辨识元件，且该多个晶片包括特定应用集成电路晶片。
17.一种晶片封装体，其特征在于，包括：
基底，具有第一表面及与该第一表面相对的第二表面，其中该基底内包括感测装置及多个导电垫，该感测装置及该多个导电垫邻近于该第一表面；
多个晶片，贴附于该基底的该第二表面上，其中该多个晶片具有多个金属凸块；
封胶层，设置于该基底的该第二表面上，以覆盖该多个晶片并露出该多个金属凸块；以及
多个重布线层，设置于该封胶层上，且电性连接该多个导电垫及露出的该多个金属凸块。
18.根据权利要求17所述的晶片封装体，其特征在于，该多个金属凸块及该封胶层的上表面为共平面，且该多个金属凸块及该封胶层的上表面邻近于该多个重布线层。
19.根据权利要求17所述的晶片封装体，其特征在于，还包括：
钝化保护层，覆盖该封胶层及该多个重布线层；以及
多个焊料凸块及多个虚置焊料凸块，设置于该封胶层上且穿过该钝化保护层，其中该多个焊料凸块电性连接该多个重布线层。
20.根据权利要求17所述的晶片封装体，其特征在于，还包括盖层，该盖层覆盖该基底的该第一表面。
21.根据权利要求17所述的晶片封装体，其特征在于，该感测装置包括指纹辨识元件，且该多个晶片包括特定应用集成电路晶片。
22.一种晶片封装体的制造方法，其特征在于，包括：
提供基底，该基底具有第一表面及与该第一表面相对的一第二表面，其中该基底内包括感测装置及多个导电垫，该感测装置及该多个导电垫邻近于该第一表面；
于该基底的该第二表面上贴附多个晶片，其中该多个晶片具有多个金属凸块；
于该基底的该第二表面上形成封胶层，以覆盖该多个晶片并露出该多个金属凸块；以及
于该封胶层上形成多个重布线层，其中该多个重布线层电性连接该多个导电垫及露出的该多个金属凸块。
23.根据权利要求22所述的晶片封装体的制造方法，其特征在于，该多个金属凸块及该封胶层的上表面为共平面，且该多个金属凸块及该封胶层的上表面邻近于该多个重布线层。
24.根据权利要求22所述的晶片封装体的制造方法，其特征在于，还包括：
于该封胶层及该多个重布线层上覆盖钝化保护层；以及
于该封胶层上形成多个焊料凸块及多个虚置焊料凸块，其中该多个焊料凸块穿过该钝化保护层且电性连接该多个重布线层。
25.根据权利要求22所述的晶片封装体的制造方法，其特征在于，还包括于该基底的该第一表面覆盖盖层。
26.根据权利要求22所述的晶片封装体的制造方法，其特征在于，该感测装置包括指纹辨识元件，且该多个晶片包括特定应用集成电路晶片。
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