CN106227501B - 一种韦布尔杂波序列的发生装置及方法 - Google Patents

Abstract

本发明公开了一种韦布尔杂波序列的发生装置及方法，所述发生装置包括：随机序列发生器，用于产生随机序列；高斯序列变换装置，与所述随机序列发生器连接，用于将所述随机序列变换为满足预设精度要求的高斯随机序列；频域相关特性函数变换装置，与所述高斯序列变换装置连接，用于将预设频域特性加载到所述高斯随机序列中，生成第一高斯随机序列，其中，所述第一高斯随机序列具有所述预设频域特性；零记忆非线性变换装置，与所述频域相关特性函数变换装置连接，用于基于预设参数值，对所述第一高斯随机序列进行非线性变换，生成具有所述预设参数值的时间相关韦布尔杂波序列。

Description

一种韦布尔杂波序列的发生装置及方法

技术领域

本发明涉及信号处理领域，特别涉及一种韦布尔杂波序列的发生装置及方法。

背景技术

杂波的特性可以作为有效先验信息，这些先验信息对于后续的信号处理算法十分重要。可以把杂波信号概括的分为高斯杂波和非高斯杂波。非高斯信号处理是国际信号处理界的研究热点与前沿课题。

Weibull(韦伯)分布可以拟合瑞利与对数正态之间的杂波数据。其对称性在瑞利与对数正态之间，因此当海杂波幅度起伏较为均匀、高分辨雷达和低入射角情况下，选用该分布较为合理。Weibull模型在很宽的条件下很好的与实验数据相匹配，并且可以通过调整参数，实现瑞利分布，这一点也是该模型被广泛应用于仿真研究的重要原因。

以往的设计通常采用两种方法：(1)采用DSP芯片进行计算，编程简单、实现容易，但在空间、功耗紧张的情况下，采用DSP芯片会增加较多的电路与能耗；(2)完全利用FPGA芯片内核进行计算，由于FPGA内正余弦内核精度的限制，导致生成序列精度较低。

因此，如何得到较高的计算精度、降低占用硬件资源面积成为杂波序列设计中亟需解决的问题。

发明内容

本发明实施例提供一种韦布尔杂波序列的发生装置及方法，用于解决现有技术的杂波序列设计中存在的序列精度低、硬件资源面积占用多的缺陷，实现提供一种能够以较小的资源占用面积为前提且生成精度较高的杂波序列的发生装置的技术效果。

本发明实施例第一方面提供了一种韦布尔杂波序列的发生装置，包括：

随机序列发生器，用于产生随机序列；

高斯序列变换装置，与所述随机序列发生器连接，用于将所述随机序列变换为满足预设精度要求的高斯随机序列；

频域相关特性函数变换装置，与所述高斯序列变换装置连接，用于将预设频域特性加载到所述高斯随机序列中，生成第一高斯随机序列，其中，所述第一高斯随机序列具有所述预设频域特性；

零记忆非线性变换装置，与所述频域相关特性函数变换装置连接，用于基于预设参数值，对所述第一高斯随机序列进行非线性变换，生成具有所述预设参数值的时间相关韦布尔杂波序列。

可选的，所述高斯序列变换装置包括：

单精度浮点余弦函数装置，用于对所述随机序列的高16位序列进行处理，生成满足预设单精度浮点标准的余弦序列；

FPGA核内运算器，用于将所述随机序列的低16位序列及所述余弦序列进行代数运算，获取所述高斯随机序列。

可选的，所述FPGA核内运算器包括FPGA核内乘法器、FPGA核内对数及FPGA核内方根发生器。

可选的，所述单精度浮点余弦函数装置包括：

输入角度处理模块，用于将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得经调整输入角度的高16位序列；

泰勒级数展开迭代处理模块，用于采用余弦函数的七级级数展开来对所述经调整输入角度的高16位序列进行迭代计算，获得余弦序列。

可选的，所述泰勒级数展开迭代处理模块，包括：

控制单元；

单精度浮点加法器，与所述控制单元连接，用于从所述控制单元接收加法指令，并用于计算所述迭代计算中的加法运算，获得加法运算结果；

单精度浮点乘法器，用于计算所述迭代计算过程中的乘法，获得乘法运算结果；

寄存器堆单元，与所述控制单元连接，用于存储所述加法运算结果、所述乘法运算结果，以及所述控制单元基于所述加法运算结果及所述乘法运算结果而获得的余弦序列。

可选的，所述单精度浮点加法器为采用FPGA内部IP核实现的加法器，以及所述单精度浮点乘法器为采用FPGA内部IP核实现的乘法器。

可选的，所述输入角度处理模块具体用于：

若所述高16位序列的输入角度范围为[-π/2,π/2]，则将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列；

若所述高16位序列的输入角度范围为[-3π/2,-π/2)，则将所述高16位序列的输入角度范围与π进行求和运算，将进行所述求和运算后的第一角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列；

若所述高16位序列的输入角度范围为(π/2,3π/2]，则将所述高16位序列的输入角度范围与π进行减法运算，将进行所述减法运算后的第二角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列。

可选的，所述寄存器堆单元包含8个32位寄存器。

可选的，所述寄存器堆单元中的第一寄存器用于存储所述输入角度范围，所述寄存器堆单元中的第二寄存器用于存储所述迭代计算中的每一次迭代计算的结果，所述寄存器堆单元中的第三寄存器用于存储当前迭代次数，所述寄存器堆单元中的第四寄存器用于存储定点场数6，所述寄存器堆单元中的第六寄存器用于存储定点常数1，所述寄存器堆单元中的第七寄存器用于存储与所述当前迭代次数对应的系数，所述寄存器堆单元中的第八寄存器用于存储浮点常数1。

可选的，所述泰勒级数展开迭代处理模块具体用于：

在所述泰勒级数展开迭代处理模块处于空闲状态时，确定是否开始进行所述迭代计算；

在为是时，判断所述第三寄存器的第一存储值是否小于等于所述第四寄存器的第二存储值；

在为是时，控制所述第七存储器更新第一当前存储值；

基于所述第一当前存储值、所述寄存器堆单元中存储的至少一个存储值及与所述余弦函数的七级级数展开对应的迭代计算公式对所述经调整输入角度的高16位序列进行迭代计算，获得所述余弦序列。

可选的，所述泰勒级数展开迭代处理模块具体用于在执行七次迭代计算后，获取所述第二存储器中的第二当前存储值，即为所述余弦序列；

其中，所述七次迭代计算中的每次迭代计算，包括如下步骤：

获取所述第一寄存器的第三存储值与所述第二寄存器的第四存储值，将所述第三存储值与所述第四存储值输入至所述单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第一运算结果，并将所述第一运算结果存储至所述第二寄存器；

从所述第二寄存器中获取所述第一运算结果，并将所述第一运算结果与所述第三存储值输入至所述单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第二运算结果，并将所述第二运算结果存储至所述第二寄存器；

获取所述第七存储器的第五存储值，并将所述第五存储值与所述第二运算结果输入值所述单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第三运算结果，并将所述第三运算结果存储至所述第二寄存器；

从所述第八存储其中获取第六存储值，并将所述第六存储值与所述第三运算结果的负数输入至所述单精度浮点加法器进行加法运算；

从所述单精度浮点加法器中获取第四运算结果，并将所述第四运算结果存储至所述第二存储器；

将所述第三存储器的第七存储值与所述第六存储器的第八存储值输入至所述单精度浮点加法器进行加法运算；

从所述单精度浮点加法器中获取第五运算结果，并将所述第五运算结果存储至所述第三存储器。

可选的，所述随机序列发生器包括：

第一移位器；

第一2输入异或门阵列模块，与所述移位器连接；

第二移位器，与所述2输入异或门阵列模块连接；

第二2输入异或门阵列模块，与所述第二移位器连接；

寄存器，其中，所述寄存器的一端与所述第二2输入异或门阵列模块连接，所述寄存器的另一端与所述第一移位器连接。

可选的，所述频域相关特性函数变换装置包括：

FFT运算单元，与所述高斯序列变换装置的输出端连接；

第一乘法器，其中，所述第一乘法器的第一输入端与所述FFT运算单元连接；

频域特性滤波器，与所述第一乘法器的第二输入端连接；

IFFT运算单元，与所述第一乘法器的输出端连接。

可选的，所述零记忆非线性变换装置包括：

第二乘法器，其中，所述第二乘法器的第一输入端与所述IFFT运算单元的输出端连接，所述第二乘法器的第二输入端用于输入尺度参数值；

第一平方器，与所述第二乘法器的输出端连接；

第三乘法器，其中，所述第三乘法器的第一输入端与所述IFFT运算单元的输出端连接，所述第二乘法器的第二输入端用于输入所述尺度参数值；

第二平方器，与所述第三乘法器的输出端连接；

加法器，其中，所述加法器的第一输入端与所述第一平方器的输出端连接，所述加法器的第二输入端与所述第二平方器的输出端连接；

幂方器，与所述加法器的输出端连接，其中，所述幂方器中包含形状参数，所述幂方器的输出端输出所述时间相关韦布尔杂波序列。

本发明实施例第二方面提供了一种韦布尔杂波序列的生成方法，包括：

通过随机序列发生器产生随机序列；

将所述随机序列输出至高斯序列变换装置，并通过所述高斯序列变换装置将所述随机序列变换为满足预设精度要求的高斯随机序列；

将所述高斯随机序列输出至频域相关特性函数变换装置，并通过所述频域相关特性函数变换装置将预设频域特性加载到所述高斯随机序列中，生成第一高斯随机序列，其中，所述第一高斯随机序列具有所述预设频域特性；

将所述第一高斯随机序列输出至零记忆非线性变换装置，并通过所述零记忆非线性变换装置基于预设参数值，对所述第一高斯随机序列进行非线性变换，生成具有所述预设参数值的时间相关韦布尔杂波序列。

可选的，所述通过所述高斯序列变换装置将所述随机序列变换为满足预设精度要求的高斯随机序列，包括：

通过所述高斯序列变换装置中的单精度浮点余弦函数装置对所述随机序列的高16位序列进行处理，生成满足预设单精度浮点标准的余弦序列；

通过所述高斯序列变换装置中的FPGA核内运算器将所述随机序列的低16位序列及所述余弦序列进行代数运算，获取满足所述预设精度要求的高斯随机序列。

可选的，所述通过所述高斯序列变换装置中的单精度浮点余弦函数装置对所述随机序列的高16位序列进行处理，生成满足预设单精度浮点标准的余弦序列，包括：

通过所述单精度浮点余弦函数装置中的输入角度处理模块将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得经调整输入角度的高16位序列；

通过所述单精度浮点余弦函数装置中的泰勒级数展开迭代处理模块，采用余弦函数的七级级数展开来对所述经调整输入角度的高16位序列进行迭代计算，获得余弦序列。

可选的，所述通过所述单精度浮点余弦函数装置中的输入角度处理模块将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得经调整输入角度的高16位序列，包括：

若所述高16位序列的输入角度范围为[-π/2,π/2]，则将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列；

若所述高16位序列的输入角度范围为[-3π/2,-π/2)，则将所述高16位序列的输入角度范围与π进行求和运算，将进行所述求和运算后的第一角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列；

若所述高16位序列的输入角度范围为(π/2,3π/2]，则将所述高16位序列的输入角度范围与π进行减法运算，将进行所述减法运算后的第二角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列。

可选的，所述通过所述单精度浮点余弦函数装置中的泰勒级数展开迭代处理模块，采用余弦函数的七级级数展开来对所述经调整输入角度的高16位序列进行迭代计算，获得余弦序列，包括：

在所述泰勒级数展开迭代处理模块处于空闲状态时，确定是否开始进行所述迭代计算；

在为是时，判断所述泰勒级数展开迭代处理模块的寄存器堆单元中的第三寄存器的第一存储值是否小于等于所述寄存器单元中的第四寄存器的第二存储值；

在为是时，控制所述寄存器单元中的第七存储器更新第一当前存储值；

基于所述第一当前存储值、所述寄存器堆单元中存储的至少一个存储值及与所述余弦函数的七级级数展开对应的迭代计算公式对所述经调整输入角度的高16位序列进行七次迭代计算，并在执行所述七次迭代计算后，获得所述寄存器堆单元中的第二存储器中的第二当前存储值，即为所述余弦序列。

可选的，所述七次迭代计算中的每次迭代计算，包括如下步骤：

获取所述第一寄存器的第三存储值与所述第二寄存器的第四存储值，将所述第三存储值与所述第四存储值输入至所述泰勒级数展开迭代处理模块的单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第一运算结果，并将所述第一运算结果存储至所述第二寄存器；

从所述第二寄存器中获取所述第一运算结果，并将所述第一运算结果与所述第三存储值输入至所述单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第二运算结果，并将所述第二运算结果存储至所述第二寄存器；

获取所述寄存器堆单元中的第七存储器的第五存储值，并将所述第五存储值与所述第二运算结果输入值所述单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第三运算结果，并将所述第三运算结果存储至所述第二寄存器；

从所述寄存器堆单元中的第八存储其中获取第六存储值，并将所述第六存储值与所述第三运算结果的负数输入至所述泰勒级数展开迭代处理模块的单精度浮点加法器进行加法运算；

从所述单精度浮点加法器中获取第四运算结果，并将所述第四运算结果存储至所述第二存储器；

将所述第三存储器的第七存储值与所述寄存器堆单元中的第六存储器的第八存储值输入至所述单精度浮点加法器进行加法运算；

从所述单精度浮点加法器中获取第五运算结果，并将所述第五运算结果存储至所述第三存储器。

本发明实施例中的上述一个或多个技术方案，至少具有如下一种或多种技术效果：

由于本发明实施例中的技术方案，采用随机序列发生器，用于产生随机序列；高斯序列变换装置，与所述随机序列发生器连接，用于将所述随机序列变换为满足预设精度要求的高斯随机序列；频域相关特性函数变换装置，与所述高斯序列变换装置连接，用于将预设频域特性加载到所述高斯随机序列中，生成第一高斯随机序列，其中，所述第一高斯随机序列具有所述预设频域特性；零记忆非线性变换装置，与所述频域相关特性函数变换装置连接，用于基于预设参数值，对所述第一高斯随机序列进行非线性变换，生成具有所述预设参数值的时间相关韦布尔杂波序列的技术手段，这样，首先利用独立的高斯序列变换装置生成满足精度要求的高斯序列，然后再利用FPGA芯片内核对满足精度要求的高斯序列进行简单的频域特性变换及零记忆非线性变换，生成满足精度要求的韦布尔杂波序列，从而无需设置DSP电路，减少对硬件资源面积的占用；同时，利用独立的高斯序列生成装置解决韦布尔杂波序列的精度需求，避免了FPGA芯片对序列精度的限制，有效解决了现有技术的杂波序列设计中存在的序列精度低、硬件资源面积占用多的缺陷，实现提供一种能够以较小的资源占用面积为前提且生成精度较高的杂波序列的发生装置的技术效果。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例。

图1为本申请实施例一提供的韦布尔杂波序列的发生装置的结构框图；

图2为本申请实施例一中单精度浮点余弦函数装置的具体实现框图；

图3为本申请实施例一中泰勒级数展开迭代处理的每次迭代计算步骤流程图；

图4为本申请实施例二提供的一种韦布尔杂波序列的生成方法的流程图。

具体实施方式

本发明实施例提供一种韦布尔杂波序列的发生装置及方法，用于解决现有技术的杂波序列设计中存在的序列精度低、硬件资源面积占用多的缺陷，实现提供一种能够以较小的资源占用面积为前提且生成精度较高的杂波序列的发生装置的技术效果。

本发明实施例中的技术方案为解决上述的技术问题，总体思路如下：

一种韦布尔杂波序列的发生装置，包括：

随机序列发生器，用于产生随机序列；

高斯序列变换装置，与所述随机序列发生器连接，用于将所述随机序列变换为满足预设精度要求的高斯随机序列；

频域相关特性函数变换装置，与所述高斯序列变换装置连接，用于将预设频域特性加载到所述高斯随机序列中，生成第一高斯随机序列，其中，所述第一高斯随机序列具有所述预设频域特性；

零记忆非线性变换装置，与所述频域相关特性函数变换装置连接，用于基于预设参数值，对所述第一高斯随机序列进行非线性变换，生成具有所述预设参数值的时间相关韦布尔杂波序列。

在上述技术方案中，采用随机序列发生器，用于产生随机序列；高斯序列变换装置，与所述随机序列发生器连接，用于将所述随机序列变换为满足预设精度要求的高斯随机序列；频域相关特性函数变换装置，与所述高斯序列变换装置连接，用于将预设频域特性加载到所述高斯随机序列中，生成第一高斯随机序列，其中，所述第一高斯随机序列具有所述预设频域特性；零记忆非线性变换装置，与所述频域相关特性函数变换装置连接，用于基于预设参数值，对所述第一高斯随机序列进行非线性变换，生成具有所述预设参数值的时间相关韦布尔杂波序列的技术手段，这样，首先利用独立的高斯序列变换装置生成满足精度要求的高斯序列，然后再利用FPGA芯片内核对满足精度要求的高斯序列进行简单的频域特性变换及零记忆非线性变换，生成满足精度要求的韦布尔杂波序列，从而无需设置DSP电路，减少对硬件资源面积的占用；同时，利用独立的高斯序列生成装置解决韦布尔杂波序列的精度需求，避免了FPGA芯片对序列精度的限制，有效解决了现有技术的杂波序列设计中存在的序列精度低、硬件资源面积占用多的缺陷，实现提供一种能够以较小的资源占用面积为前提且生成精度较高的杂波序列的发生装置的技术效果。

为了更好的理解上述技术方案，下面通过附图以及具体实施例对本发明技术方案做详细的说明，应当理解本发明实施例以及实施例中的具体特征是对本发明技术方案的详细的说明，而不是对本发明技术方案的限定，在不冲突的情况下，本发明实施例以及实施例中的技术特征可以相互结合。

实施例一

请参考图1，为本申请实施例一提供的韦布尔杂波序列的发生装置的结构框图，包括：

随机序列发生器10，用于产生随机序列；

高斯序列变换装置20，与随机序列发生器10连接，用于将所述随机序列变换为满足预设精度要求的高斯随机序列；

频域相关特性函数变换装置30，与高斯序列变换装置20连接，用于将预设频域特性加载到所述高斯随机序列中，生成第一高斯随机序列，其中，所述第一高斯随机序列具有所述预设频域特性；

零记忆非线性变换装置40，与频域相关特性函数变换装置30连接，用于基于预设参数值，对所述第一高斯随机序列进行非线性变换，生成具有所述预设参数值的时间相关韦布尔杂波序列。

在具体实施过程中，所述韦布尔杂波序列的发生装置具体应用在FPGA中，所述预设精度要求具体为IEEE754单精度浮点标准；所述随机序列及频域特性可以根据使用需求进行设置，在本申请实施例中不作限制。对于本申请实施例中的韦布尔杂波序列，所述预设参数值包括尺度参数和形状参数，可由本领域技术人员根据实际使用进行选择，在本申请实施例中不作限制。

在本申请实施例中，请参考图1，随机序列发生器10包括：

第一移位器；

第一2输入异或门阵列模块，与所述移位器连接；

第二移位器，与所述2输入异或门阵列模块连接；

第二2输入异或门阵列模块，与所述第二移位器连接；

寄存器，其中，所述寄存器的一端与所述第二2输入异或门阵列模块连接，所述寄存器的另一端与所述第一移位器连接。

在具体实施过程中，所述移位器具体可以是四位移位寄存器，如74195，也可以是八位移位寄存器，如74X164、74X165，本领域技术人员可以根据实际使用需求进行设置，在本申请实施例中不作限制。所述2输入异或门阵列模块具体可以是由电路构成，也可以直接使用两输入异或门芯片，如7486，74ls86等。

在本申请实施例中，如图1所示，高斯序列变换装置20包括：

单精度浮点余弦函数装置，用于对所述随机序列的高16位序列进行处理，生成满足预设单精度浮点标准的余弦序列；

FPGA核内运算器，用于将所述随机序列的低16位序列及所述余弦序列进行代数运算，获取所述高斯随机序列。

在本申请实施例中，所述FPGA核内运算器包括FPGA核内乘法器、FPGA核内对数及FPGA核内方根发生器。

在本申请实施例中，请参考图2，所述单精度浮点余弦函数装置包括：

输入角度处理模块201，用于将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得经调整输入角度的高16位序列；

泰勒级数展开迭代处理模块202，用于采用余弦函数的七级级数展开来对所述经调整输入角度的高16位序列进行迭代计算，获得余弦序列。

在本申请实施例中，所述输入角度处理模块具体用于：

若所述高16位序列的输入角度范围为[-π/2,π/2]，则将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列；

相应地，泰勒级数展开迭代处理模块202的余弦计算结果符号无变化。

若所述高16位序列的输入角度范围为[-3π/2,-π/2)，则将所述高16位序列的输入角度范围与π进行求和运算，将进行所述求和运算后的第一角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列；

相应地，泰勒级数展开迭代处理模块202的余弦计算结果符号取负。

若所述高16位序列的输入角度范围为(π/2,3π/2]，则将所述高16位序列的输入角度范围与π进行减法运算，将进行所述减法运算后的第二角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列。

相应地，泰勒级数展开迭代处理模块202的余弦计算结果符号取负。

在本申请实施例中，如图2所示，泰勒级数展开迭代处理模块202，包括：

控制单元203；

单精度浮点加法器204，与控制单元203连接，用于从所述控制单元接收加法指令，并用于计算所述迭代计算中的加法运算，获得加法运算结果；

单精度浮点乘法器205，用于计算所述迭代计算过程中的乘法，获得乘法运算结果；

寄存器堆单元206，与控制单元203连接，用于存储所述加法运算结果、所述乘法运算结果，以及所述控制单元基于所述加法运算结果及所述乘法运算结果而获得的余弦序列。

在本申请实施例中，单精度浮点加法器204为采用FPGA内部IP核实现的加法器，以及单精度浮点乘法器205为采用FPGA内部IP核实现的乘法器。寄存器堆单元206包含8个32位寄存器。

在本申请实施例中，寄存器堆单元206中的第一寄存器用于存储所述输入角度范围，所述寄存器堆单元中的第二寄存器用于存储所述迭代计算中的每一次迭代计算的结果，所述寄存器堆单元中的第三寄存器用于存储当前迭代次数，所述寄存器堆单元中的第四寄存器用于存储定点场数6，所述寄存器堆单元中的第六寄存器用于存储定点常数1，所述寄存器堆单元中的第七寄存器用于存储与所述当前迭代次数对应的系数，所述寄存器堆单元中的第八寄存器用于存储浮点常数1。

在具体实施过程中，泰勒级数展开迭代处理模块202通过采用余弦函数的七级级数展开来进行迭代计算，具体计算过程如下，

余弦函数七级级数展开为

化简为迭代计算公式为，

y(n)＝1-x²y(n-1)/{[2(7-n)][2(7-n)-1]}

其中，n＝1,2,3,4,5,6,7，y(0)＝1，y(7)＝cos(x)。第一寄存器reg0用于存储输入角度；第二寄存器reg1存储y(n)；第三寄存器reg2存储当前迭代次数；第四寄存器reg3存储定点常数6；第六寄存器reg5存储定点常数1；第七寄存器reg6存储当前迭代级数下的系数；第八寄存器reg7存储浮点常数1，其中，第七寄存器存储的各个级数的系数具体如下：

在本申请实施例中，泰勒级数展开迭代处理模块202具体用于：

在所述泰勒级数展开迭代处理模块处于空闲状态时，确定是否开始进行所述迭代计算；

在为是时，判断所述第三寄存器的第一存储值是否小于等于所述第四寄存器的第二存储值；

在为是时，控制所述第七存储器更新第一当前存储值；

基于所述第一当前存储值、所述寄存器堆单元中存储的至少一个存储值及与所述余弦函数的七级级数展开对应的迭代计算公式对所述经调整输入角度的高16位序列进行迭代计算，获得所述余弦序列。

在具体实施过程中，由输入角度处理模块201将输入角度范围扩展至[-3π/2,3π/2]，处理后的角度存入reg0，经过泰勒级数展开迭代处理模块202通过采用余弦函数的七级级数展开，配合浮点加、乘法计算来进行迭代计算，计算结果存入reg1，根据输入角度处理模块判断是否对结果取负，处理结果仍存于reg1，计算完成。泰勒级数展开迭代处理模块202在执行七次迭代计算后，获取所述第二存储器中的第二当前存储值，即为所述余弦序列；

在具体实施过程中，所述泰勒级数展开迭代处理模块的整个计算过程如下：

步骤一，输入角度存于reg0中；

步骤二，根据迭代公式计算当前的y(n)值；

步骤三，判断当前迭代次数是否为7，如是则结束迭代并把计算存入reg7，如否则跳转至步骤二继续迭代计算。

其中，请参考图3，所述七次迭代计算中的每次迭代计算，包括如下步骤：

获取所述第一寄存器的第三存储值与所述第二寄存器的第四存储值，将所述第三存储值与所述第四存储值输入至所述单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第一运算结果，并将所述第一运算结果存储至所述第二寄存器；

从所述第二寄存器中获取所述第一运算结果，并将所述第一运算结果与所述第三存储值输入至所述单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第二运算结果，并将所述第二运算结果存储至所述第二寄存器；

获取所述第七存储器的第五存储值，并将所述第五存储值与所述第二运算结果输入值所述单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第三运算结果，并将所述第三运算结果存储至所述第二寄存器；

从所述第八存储其中获取第六存储值，并将所述第六存储值与所述第三运算结果的负数输入至所述单精度浮点加法器进行加法运算；

从所述单精度浮点加法器中获取第四运算结果，并将所述第四运算结果存储至所述第二存储器；

将所述第三存储器的第七存储值与所述第六存储器的第八存储值输入至所述单精度浮点加法器进行加法运算；

从所述单精度浮点加法器中获取第五运算结果，并将所述第五运算结果存储至所述第三存储器。

在本申请实施例中，如图1所示，频域相关特性函数变换装置30包括：

FFT运算单元，与所述高斯序列变换装置的输出端连接；

第一乘法器，其中，所述第一乘法器的第一输入端与所述FFT运算单元连接；

频域特性滤波器，与所述第一乘法器的第二输入端连接；

IFFT运算单元，与所述第一乘法器的输出端连接。

在具体实施过程中，FFT及IFFT均为FPGA的核内运算单元。频域相关特性函数变换装置30首先将满足IEEE754单精度浮点标准的高斯序列进行傅里叶变换，然后通过乘法器将预先存储在频域特性滤波器中的频域特性加载到满足中高斯序列的傅里叶变换结果中，最后对傅里叶变换结果进行逆变换处理，从而获得具有预设频域特征且满足IEEE754单精度浮点标准的高斯序列。

在本申请实施例中，如图1所示，零记忆非线性变换装置40包括：

第二乘法器，其中，所述第二乘法器的第一输入端与所述IFFT运算单元的输出端连接，所述第二乘法器的第二输入端用于输入尺度参数值；

第一平方器，与所述第二乘法器的输出端连接；

第三乘法器，其中，所述第三乘法器的第一输入端与所述IFFT运算单元的输出端连接，所述第二乘法器的第二输入端用于输入所述尺度参数值；

第二平方器，与所述第三乘法器的输出端连接；

加法器，其中，所述加法器的第一输入端与所述第一平方器的输出端连接，所述加法器的第二输入端与所述第二平方器的输出端连接；

幂方器，与所述加法器的输出端连接，其中，所述幂方器中包含形状参数，所述幂方器的输出端输出所述时间相关韦布尔杂波序列。

韦布尔分布也常用于描述非瑞利分布包络杂波，其概率密度函数为：

其中a为尺度参数，b为形状参数。在零记忆非线性变换装置40中预先存储所需序列的尺度参数值及形状参数值，具体数值可由本领域技术人员根据实际使用需求进行设置，然后将具有预设频域特征且满足IEEE754单精度浮点标准的高斯序列经过零记忆非线性变换处理后，获得满足精度要求的韦布尔杂波序列。

实施例二

基于与本申请实施例一相同的发明构思，请参考图4，为本申请实施例二提供的一种韦布尔杂波序列的生成方法，包括：

S101：通过随机序列发生器产生随机序列；

S102：将所述随机序列输出至高斯序列变换装置，并通过所述高斯序列变换装置将所述随机序列变换为满足预设精度要求的高斯随机序列；

S103：将所述高斯随机序列输出至频域相关特性函数变换装置，并通过所述频域相关特性函数变换装置将预设频域特性加载到所述高斯随机序列中，生成第一高斯随机序列，其中，所述第一高斯随机序列具有所述预设频域特性；

S104：将所述第一高斯随机序列输出至零记忆非线性变换装置，并通过所述零记忆非线性变换装置基于预设参数值，对所述第一高斯随机序列进行非线性变换，生成具有所述预设参数值的时间相关韦布尔杂波序列。

在本申请实施例二中，步骤S102的具体实现方式如下：

通过所述高斯序列变换装置中的单精度浮点余弦函数装置对所述随机序列的高16位序列进行处理，生成满足预设单精度浮点标准的余弦序列；

通过所述高斯序列变换装置中的FPGA核内运算器将所述随机序列的低16位序列及所述余弦序列进行代数运算，获取满足所述预设精度要求的高斯随机序列。

在本申请实施例二中，所述通过所述高斯序列变换装置中的单精度浮点余弦函数装置对所述随机序列的高16位序列进行处理，生成满足预设单精度浮点标准的余弦序列，包括：

通过所述单精度浮点余弦函数装置中的输入角度处理模块将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得经调整输入角度的高16位序列；

通过所述单精度浮点余弦函数装置中的泰勒级数展开迭代处理模块，采用余弦函数的七级级数展开来对所述经调整输入角度的高16位序列进行迭代计算，获得余弦序列。

在本申请实施例二中，所述通过所述单精度浮点余弦函数装置中的输入角度处理模块将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得经调整输入角度的高16位序列，包括：

若所述高16位序列的输入角度范围为[-π/2,π/2]，则将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列；

若所述高16位序列的输入角度范围为[-3π/2,-π/2)，则将所述高16位序列的输入角度范围与π进行求和运算，将进行所述求和运算后的第一角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列；

若所述高16位序列的输入角度范围为(π/2,3π/2]，则将所述高16位序列的输入角度范围与π进行减法运算，将进行所述减法运算后的第二角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列。

在本申请实施例二中，所述通过所述单精度浮点余弦函数装置中的泰勒级数展开迭代处理模块，采用余弦函数的七级级数展开来对所述经调整输入角度的高16位序列进行迭代计算，获得余弦序列，包括：

在所述泰勒级数展开迭代处理模块处于空闲状态时，确定是否开始进行所述迭代计算；

在为是时，判断所述泰勒级数展开迭代处理模块的寄存器堆单元中的第三寄存器的第一存储值是否小于等于所述寄存器单元中的第四寄存器的第二存储值；

在为是时，控制所述寄存器单元中的第七存储器更新第一当前存储值；

基于所述第一当前存储值、所述寄存器堆单元中存储的至少一个存储值及与所述余弦函数的七级级数展开对应的迭代计算公式对所述经调整输入角度的高16位序列进行七次迭代计算，并在执行所述七次迭代计算后，获得所述寄存器堆单元中的第二存储器中的第二当前存储值，即为所述余弦序列。

在本申请实施例二中，所述七次迭代计算中的每次迭代计算，包括如下步骤：

获取所述第一寄存器的第三存储值与所述第二寄存器的第四存储值，将所述第三存储值与所述第四存储值输入至所述泰勒级数展开迭代处理模块的单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第一运算结果，并将所述第一运算结果存储至所述第二寄存器；

从所述第二寄存器中获取所述第一运算结果，并将所述第一运算结果与所述第三存储值输入至所述单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第二运算结果，并将所述第二运算结果存储至所述第二寄存器；

获取所述寄存器堆单元中的第七存储器的第五存储值，并将所述第五存储值与所述第二运算结果输入值所述单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第三运算结果，并将所述第三运算结果存储至所述第二寄存器；

从所述寄存器堆单元中的第八存储其中获取第六存储值，并将所述第六存储值与所述第三运算结果的负数输入至所述泰勒级数展开迭代处理模块的单精度浮点加法器进行加法运算；

从所述单精度浮点加法器中获取第四运算结果，并将所述第四运算结果存储至所述第二存储器；

将所述第三存储器的第七存储值与所述寄存器堆单元中的第六存储器的第八存储值输入至所述单精度浮点加法器进行加法运算；

从所述单精度浮点加法器中获取第五运算结果，并将所述第五运算结果存储至所述第三存储器。

上述韦布尔杂波序列的生成方法的具体实现过程请参照本申请实施例一，在此就不再赘述。

通过本发明实施例中的一个或多个技术方案，可以实现如下一个或多个技术效果：

由于本发明实施例中的技术方案，采用随机序列发生器，用于产生随机序列；高斯序列变换装置，与所述随机序列发生器连接，用于将所述随机序列变换为满足预设精度要求的高斯随机序列；频域相关特性函数变换装置，与所述高斯序列变换装置连接，用于将预设频域特性加载到所述高斯随机序列中，生成第一高斯随机序列，其中，所述第一高斯随机序列具有所述预设频域特性；零记忆非线性变换装置，与所述频域相关特性函数变换装置连接，用于基于预设参数值，对所述第一高斯随机序列进行非线性变换，生成具有所述预设参数值的时间相关韦布尔杂波序列的技术手段，这样，首先利用独立的高斯序列变换装置生成满足精度要求的高斯序列，然后再利用FPGA芯片内核对满足精度要求的高斯序列进行简单的频域特性变换及零记忆非线性变换，生成满足精度要求的韦布尔杂波序列，从而无需设置DSP电路，减少对硬件资源面积的占用；同时，利用独立的高斯序列生成装置解决韦布尔杂波序列的精度需求，避免了FPGA芯片对序列精度的限制，有效解决了现有技术的杂波序列设计中存在的序列精度低、硬件资源面积占用多的缺陷，实现提供一种能够以较小的资源占用面积为前提且生成精度较高的杂波序列的发生装置的技术效果。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (16)

1.一种韦布尔杂波序列的发生装置，包括：

随机序列发生器，用于产生随机序列；

高斯序列变换装置，与所述随机序列发生器连接，用于将所述随机序列变换为满足预设精度要求的高斯随机序列；

频域相关特性函数变换装置，与所述高斯序列变换装置连接，用于将预设频域特性加载到所述高斯随机序列中，生成第一高斯随机序列，其中，所述第一高斯随机序列具有所述预设频域特性；

零记忆非线性变换装置，与所述频域相关特性函数变换装置连接，用于基于预设参数值，对所述第一高斯随机序列进行非线性变换，生成具有所述预设参数值的时间相关韦布尔杂波序列；

其中，所述高斯序列变换装置包括：

单精度浮点余弦函数装置，用于对所述随机序列的高16位序列进行处理，生成满足预设单精度浮点标准的余弦序列，所述单精度浮点余弦函数装置包括：输入角度处理模块，用于将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得经调整输入角度的高16位序列，以及泰勒级数展开迭代处理模块，用于采用余弦函数的七级级数展开来对所述经调整输入角度的高16位序列进行迭代计算，获得余弦序列；

FPGA核内运算器，用于将所述随机序列的低16位序列及所述余弦序列进行代数运算，获取所述高斯随机序列。

2.如权利要求1所述的发生装置，其特征在于，所述FPGA核内运算器包括FPGA核内乘法器、FPGA核内对数及FPGA核内方根发生器。

3.如权利要求1所述的发生装置，其特征在于，所述泰勒级数展开迭代处理模块，包括：

控制单元；

单精度浮点加法器，与所述控制单元连接，用于从所述控制单元接收加法指令，并用于计算所述迭代计算中的加法运算，获得加法运算结果；

单精度浮点乘法器，用于计算所述迭代计算过程中的乘法，获得乘法运算结果；

寄存器堆单元，与所述控制单元连接，用于存储所述加法运算结果、所述乘法运算结果，以及所述控制单元基于所述加法运算结果及所述乘法运算结果而获得的余弦序列。

4.如权利要求3所述的发生装置，其特征在于，所述单精度浮点加法器为采用FPGA内部IP核实现的加法器，以及所述单精度浮点乘法器为采用FPGA内部IP核实现的乘法器。

5.如权利要求1所述的发生装置，其特征在于，所述输入角度处理模块具体用于：

若所述高16位序列的输入角度范围为[-π/2,π/2]，则将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列；

若所述高16位序列的输入角度范围为[-3π/2,-π/2)，则将所述高16位序列的输入角度范围与π进行求和运算，将进行所述求和运算后的第一角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列；

若所述高16位序列的输入角度范围为(π/2,3π/2]，则将所述高16位序列的输入角度范围与π进行减法运算，将进行所述减法运算后的第二角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列。

6.如权利要求3所述的发生装置，其特征在于，所述寄存器堆单元包含8个32位寄存器。

7.如权利要求6所述的发生装置，其特征在于，所述寄存器堆单元中的第一寄存器用于存储所述输入角度范围，所述寄存器堆单元中的第二寄存器用于存储所述迭代计算中的每一次迭代计算的结果，所述寄存器堆单元中的第三寄存器用于存储当前迭代次数，所述寄存器堆单元中的第四寄存器用于存储定点常数6，所述寄存器堆单元中的第六寄存器用于存储定点常数1，所述寄存器堆单元中的第七寄存器用于存储与所述当前迭代次数对应的系数，所述寄存器堆单元中的第八寄存器用于存储浮点常数1。

8.如权利要求3所述的发生装置，其特征在于，所述泰勒级数展开迭代处理模块具体用于：

在所述泰勒级数展开迭代处理模块处于空闲状态时，确定是否开始进行所述迭代计算；

在为是时，判断所述寄存器堆单元中的第三寄存器的第一存储值是否小于等于所述寄存器堆单元中的第四寄存器的第二存储值；

在为是时，控制第七存储器更新第一当前存储值；

基于所述第一当前存储值、所述寄存器堆单元中存储的至少一个存储值及与所述余弦函数的七级级数展开对应的迭代计算公式对所述经调整输入角度的高16位序列进行迭代计算，获得所述余弦序列。

9.如权利要求8所述的发生装置，其特征在于，所述泰勒级数展开迭代处理模块具体用于在执行七次迭代计算后，获取所述第二存储器中的第二当前存储值，即为所述余弦序列；

其中，所述七次迭代计算中的每次迭代计算，包括如下步骤：

获取所述寄存器堆单元中的第一寄存器的第三存储值与所述寄存器堆单元中的第二寄存器的第四存储值，将所述第三存储值与所述第四存储值输入至所述单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第一运算结果，并将所述第一运算结果存储至所述第二寄存器；

从所述第二寄存器中获取所述第一运算结果，并将所述第一运算结果与所述第三存储值输入至所述单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第二运算结果，并将所述第二运算结果存储至所述第二寄存器；

获取所述第七存储器的第五存储值，并将所述第五存储值与所述第二运算结果输入值所述单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第三运算结果，并将所述第三运算结果存储至所述第二寄存器；

从第八存储器中获取第六存储值，并将所述第六存储值与所述第三运算结果的负数输入至所述单精度浮点加法器进行加法运算；

从所述单精度浮点加法器中获取第四运算结果，并将所述第四运算结果存储至所述第二存储器；

将所述第三存储器的第七存储值与所述第六存储器的第八存储值输入至所述单精度浮点加法器进行加法运算；

从所述单精度浮点加法器中获取第五运算结果，并将所述第五运算结果存储至所述第三存储器。

10.如权利要求1所述的发生装置，其特征在于，所述随机序列发生器包括：

第一移位器；

第一2输入异或门阵列模块，与所述移位器连接；

第二移位器，与所述2输入异或门阵列模块连接；

第二2输入异或门阵列模块，与所述第二移位器连接；

寄存器，其中，所述寄存器的一端与所述第二2输入异或门阵列模块连接，所述寄存器的另一端与所述第一移位器连接。

11.如权利要求1所述的发生装置，其特征在于，所述频域相关特性函数变换装置包括：

FFT运算单元，与所述高斯序列变换装置的输出端连接；

第一乘法器，其中，所述第一乘法器的第一输入端与所述FFT运算单元连接；

频域特性滤波器，与所述第一乘法器的第二输入端连接；

IFFT运算单元，与所述第一乘法器的输出端连接。

12.如权利要求1所述的发生装置，其特征在于，所述零记忆非线性变换装置包括：

第二乘法器，其中，所述第二乘法器的第一输入端与IFFT运算单元的输出端连接，所述第二乘法器的第二输入端用于输入尺度参数值；

第一平方器，与所述第二乘法器的输出端连接；

第三乘法器，其中，所述第三乘法器的第一输入端与所述IFFT运算单元的输出端连接，所述第二乘法器的第二输入端用于输入所述尺度参数值；

第二平方器，与所述第三乘法器的输出端连接；

加法器，其中，所述加法器的第一输入端与所述第一平方器的输出端连接，所述加法器的第二输入端与所述第二平方器的输出端连接；

幂方器，与所述加法器的输出端连接，其中，所述幂方器中包含形状参数，所述幂方器的输出端输出所述时间相关韦布尔杂波序列。

13.一种韦布尔杂波序列的生成方法，包括：

通过随机序列发生器产生随机序列；

将所述随机序列输出至高斯序列变换装置，并通过所述高斯序列变换装置中单精度浮点余弦函数装置中的输入角度处理模块将所述随机序列的高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得经调整输入角度的高16位序列，以及通过所述单精度浮点余弦函数装置中的泰勒级数展开迭代处理模块，采用余弦函数的七级级数展开来对所述经调整输入角度的高16位序列进行迭代计算，获得余弦序列，再通过所述高斯序列变换装置中的FPGA核内运算器将所述随机序列的低16位序列及所述余弦序列进行代数运算，获取满足预设精度要求的高斯随机序列；

将所述高斯随机序列输出至频域相关特性函数变换装置，并通过所述频域相关特性函数变换装置将预设频域特性加载到所述高斯随机序列中，生成第一高斯随机序列，其中，所述第一高斯随机序列具有所述预设频域特性；

将所述第一高斯随机序列输出至零记忆非线性变换装置，并通过所述零记忆非线性变换装置基于预设参数值，对所述第一高斯随机序列进行非线性变换，生成具有所述预设参数值的时间相关韦布尔杂波序列。

14.如权利要求13所述的方法，其特征在于，所述通过所述单精度浮点余弦函数装置中的输入角度处理模块将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得经调整输入角度的高16位序列，包括：

若所述高16位序列的输入角度范围为[-π/2,π/2]，则将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列；

若所述高16位序列的输入角度范围为[-3π/2,-π/2)，则将所述高16位序列的输入角度范围与π进行求和运算，将进行所述求和运算后的第一角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列；

若所述高16位序列的输入角度范围为(π/2,3π/2]，则将所述高16位序列的输入角度范围与π进行减法运算，将进行所述减法运算后的第二角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列。

15.如权利要求13所述的方法，其特征在于，所述通过所述单精度浮点余弦函数装置中的泰勒级数展开迭代处理模块，采用余弦函数的七级级数展开来对所述经调整输入角度的高16位序列进行迭代计算，获得余弦序列，包括：

在所述泰勒级数展开迭代处理模块处于空闲状态时，确定是否开始进行所述迭代计算；

在为是时，判断所述泰勒级数展开迭代处理模块的寄存器堆单元中的第三寄存器的第一存储值是否小于等于所述寄存器单元中的第四寄存器的第二存储值；

在为是时，控制所述寄存器单元中的第七存储器更新第一当前存储值；

基于所述第一当前存储值、所述寄存器堆单元中存储的至少一个存储值及与所述余弦函数的七级级数展开对应的迭代计算公式对所述经调整输入角度的高16位序列进行七次迭代计算，并在执行所述七次迭代计算后，获得所述寄存器堆单元中的第二存储器中的第二当前存储值，即为所述余弦序列。

16.如权利要求15所述的方法，其特征在于，所述七次迭代计算中的每次迭代计算，包括如下步骤：

获取第一寄存器的第三存储值与第二寄存器的第四存储值，将所述第三存储值与所述第四存储值输入至所述泰勒级数展开迭代处理模块的单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第一运算结果，并将所述第一运算结果存储至所述第二寄存器；

从所述第二寄存器中获取所述第一运算结果，并将所述第一运算结果与所述第三存储值输入至所述单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第二运算结果，并将所述第二运算结果存储至所述第二寄存器；

获取所述寄存器堆单元中的第七存储器的第五存储值，并将所述第五存储值与所述第二运算结果输入值所述单精度浮点乘法器进行乘法运算；

从所述单精度浮点乘法器获得第三运算结果，并将所述第三运算结果存储至所述第二寄存器；

从所述寄存器堆单元中的第八存储器中获取第六存储值，并将所述第六存储值与所述第三运算结果的负数输入至所述泰勒级数展开迭代处理模块的单精度浮点加法器进行加法运算；

从所述单精度浮点加法器中获取第四运算结果，并将所述第四运算结果存储至所述第二存储器；

将所述第三存储器的第七存储值与所述寄存器堆单元中的第六存储器的第八存储值输入至所述单精度浮点加法器进行加法运算；

从所述单精度浮点加法器中获取第五运算结果，并将所述第五运算结果存储至所述第三存储器。