CN106209079A - 一种减小环路锁定时间的锁相环电路 - Google Patents

一种减小环路锁定时间的锁相环电路 Download PDF

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Abstract

本发明提出一种减小环路锁定时间的锁相环(PLL)电路，通过增加电荷泵输出电流来减小PLL锁定所需要的时间。该电路中，电荷泵(CP)的电流源分为两部分，并分别由两个控制电路来控制输出：一个是由鉴相器的输出信号直接控制，另一个是由鉴相器输出信号与相位锁定检测电路输出的Lock信号一同控制。该电路在PLL***锁定的过程中开启由Lock信号控制的电流源部分来增加CP的输出电流，提高压控振荡器(VCO)控制电压的响应速度、增加环路带宽来减小环路锁定所需的时间，从而实现PLL***的快速锁定。PLL锁定后，Lock控制的电流源关闭，电荷泵输出电流减小，从而调回PLL***环路的指标参数，如带宽、噪声等性能参数。该方法实现简单，对原有电路的改动小，便于实现。

Description

一种减小环路锁定时间的锁相环电路
技术领域
本发明涉及一种减小环路锁定时间的锁相环(PLL)电路，属于集成电路技术领域。
背景技术
PLL(全称：Phase-Locked Loop)是一种反馈控制电路，简称锁相环。在FPGA芯片中主要是用于时钟去歪斜、频率合成、粗粒度相移和占空比编程功能。PLL电路主要是由鉴相器(PFD)、电荷泵(CP)、滤波器(LF)、压控振荡器(VCO)、分频器以及相位锁定检测电路(LockDetect)构成。
在PLL环路中，电荷泵是PLL环路中最重要的部件之一，它直接影响着PLL性能。在PLL环路参数中，电荷泵的输出电流与环路的带宽成正比，而PLL环路的锁定时间又与环路带宽成反比，所以通过增加电荷泵的输出电流可以减小PLL锁定所需的时间。但是输出电流的增加同样会使环路的带宽增大，这会使环路对输入时钟的噪声的抑制能力减弱。
对于传统的PLL电路，电荷泵的输出电流一般是固定的，因而锁定时间也比较固定。申请号为201310013696.7的专利“一种快速锁定的锁相环”中，提供了一种加速PLL锁定的技术是从改变锁定时电压方面入手，通过减小未锁定时电压与锁定时电压的差距来减小锁定时间，这种方法的控制电路比较复杂，对原有电路结构改变比较大，因而带来的风险也较大。
发明内容
本发明所解决的技术问题在于提供一种减小环路锁定时间的锁相环电路，通过增加PLL锁定过程中电荷泵的输出电流，来减小PLL环路锁定所需要的时间，并且不会改变PLL锁定后环路***的带宽以及对噪声的抑制能力。
本发明的技术方案为：所述减小环路锁定时间的锁相环电路包括依次连接的鉴相器、电荷泵、滤波器、压控振荡器，压控振荡器的输出端再经过分频器输出反馈时钟信号CLKFB到鉴相器的输入端以及相位锁定检测电路的输入端，所述鉴相器的输入端和相位锁定检测电路的输入端还连接外部输入时钟信号CLKIN，相位锁定检测电路输出锁定检测输出信号Lock，锁相环未锁定时信号Lock为低电平，锁相环锁定后信号Lock为高电平；所述鉴相器的输出端以及相位锁定检测电路的输出端连接到加速控制电路的输入端，加速控制电路的输出端连接所述电荷泵的输入端；所述电荷泵中包括两种电流源，并分别由两个控制电路来控制输出：一种电流源是由鉴相器的输出信号直接控制，另一种电流源是由鉴相器的输出信号以及相位锁定检测电路输出的信号Lock共同控制；在锁相环锁定的过程中开启由信号Lock参与控制的电流源来增加电荷泵的输出电流，使锁相环的环路带宽增加从而减小环路锁定所需的时间；当锁相环锁定后，信号Lock参与控制的电流源关闭。
具体的，所述电荷泵有四个输入控制信号，分别是由鉴相器输出的向上脉冲信号up、向下脉冲信号down，以及由加速控制模块输出的向上脉冲信号up_fast、向下脉冲信号down_fast，其中向上脉冲信号up和up_fast控制电荷泵进行充电，向下脉冲信号down和down_fast控制电荷泵进行放电；所述加速控制电路有三个输入信号，分别是由鉴相器输出的向上脉冲信号up、向下脉冲信号down，以及相位锁定检测电路输出的信号Lock，当输入信号up为低电平且信号Lock为低电平时，信号up_fast输出低电平；当信号up为高电平或信号Lock为高电平，信号up_fast输出高电平；当输入信号down为高电平且信号Lock为低电平时，信号down_fast输出为高电平；当信号down为低电平或信号Lock为高电平，信号down_fast输出低电平。
具体的，所述加速控制电路可以包括三个非门T1、T2和T3，一个与非门T4和一个或非门T5，非门T1的输入端连接信号up，非门T2的输入端连接信号Lock，非门T3的输入端连接信号down，非门T1输出端和非门T2输出端连接与非门T4的输入端，与非门T4输出信号up_fast，或非门T5的输入端连接非门T3的输出端和信号Lock，或非门T5输出信号down_fast。
具体的，所述电荷泵包括P电流源和N电流源，所述P电流源包括PMOS管P1和P2，N电流源包括NMOS管N1和N2，P电流源的基准电流由镜像偏置电路Pbias提供，N电流源的基准电流由镜像偏置电路Nbias提供；PMOS管P1和P2源极均连接电源VCC，PMOS管P1和P2栅极均连接镜像偏置电路Pbias，PMOS管P1漏极连接PMOS开关管KP1源极，PMOS管P2漏极连接PMOS开关管KP2源极，NMOS管N1和N2源极均接地GND，NMOS管N1和N2栅极均连接镜像偏置电路Nbias，NMOS管N1漏极连接NMOS开关管KN1源极，NMOS管N2漏极连接NMOS开关管KN2源极，开关管KP1栅极、KN1栅极、KP2栅极、KN2栅极分别连接信号up、down、up_fast和down_fast，开关管KP1漏极、KN1漏极、KP2漏极、KN2漏极连接在一起并连接到滤波器的输入端。
在锁相环***环路锁定的过程中，相位锁定检测电路的输出信号Lock一直为低电平，开关管KN1、KN2、KP1、KP2只由信号up、down控制，PMOS管P1与P2所构成的P电流源、NMOS管N1与N2所构成的N电流源同步工作，电荷泵的输出电流将增加，从而锁相环的锁定速度加快；当锁相环锁定后，相位锁定检测电路的输出信号Lock由低电平跳变为高电平，开关管KP2、KN2关闭，PMOS管P2、NMOS管N2所构成的电流源与主电路断开，电路中只有PMOS管P1、NMOS管N1所构成的电流源工作，电荷泵输出电流恢复原始设计值。
本发明在PLL***锁定的过程中开启由Lock信号控制的电流源部分来增加电荷泵的输出电流，提高压控振荡器(VCO)控制电压的响应速度、增加环路带宽来减小环路锁定所需的时间，从而实现PLL***的快速锁定。PLL锁定后，Lock控制的电流源关闭，电荷泵输出电流减小，从而调回PLL***环路的指标参数，如带宽、噪声等性能参数。与现有技术相比，本发明具有以下有益效果：
1、本发明只需对电荷泵电路做稍许改动，对常见的电荷泵PLL电路通用；只需要额外加入简单的控制电路，因此对原有电路的改动小，便于实现；
2、本发明能够降低PLL***的锁定时间；且PLL锁定后，不影响PLL的性能指标。
附图说明
图1是传统PLL电路结构框图。
图2是本发明的PLL电路结构框图。
图3是本发明的电荷泵电路输入输出情况示意图。
图4是本发明的加速控制电路的结构图。
图5是本发明的具体电荷泵电路结构图。
具体实施方式
下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
图1为传统PLL电路结构框图，图2是本发明的PLL电路结构框图。如图2所示，本发明的PLL环路模块与普通的PLL***环路基本一样，由鉴相器PFD、电荷泵CP、滤波器LF、压控振荡器VCO、相位锁定检测电路Lock Detect以及分频器构成，不同之处是在Lock Detect模块与电荷泵之间增加了一个加速控制电路。所述鉴相器、电荷泵、滤波器、压控振荡器依次连接，压控振荡器的输出端再经过分频器输出反馈时钟信号CLKFB到鉴相器的输入端以及相位锁定检测电路的输入端，所述鉴相器的输入端和相位锁定检测电路的输入端还连接外部输入时钟信号CLKIN，相位锁定检测电路输出锁定检测输出信号Lock，锁相环未锁定时信号Lock为低电平，锁相环锁定后信号Lock为高电平，所述鉴相器的输出端以及相位锁定检测电路的输出端连接到加速控制电路的输入端，加速控制电路的输出端连接所述电荷泵的输入端。
普通PLL电路中由于带宽、噪声以及稳定性的限制，电荷泵输出电流较小，因而锁定时间比较长；而采用本发明的PLL电路结构，可以减小PLL锁定所需要的时间。本发明通过增加电荷泵输出电流大小来减小PLL锁定所需要的时间。其中，电荷泵CP的电流源分为两部分，并分别由两种控制电路分别控制输出：一部分是由鉴相器的输出信号控制输出，另一部分是由Lock信号和鉴相器的输出信号共同决定输出与否。在PLL电路锁定的过程中开启由Lock信号控制的电流源部分来增加CP的输出电流，从而提高压控振荡器VCO控制电压的相应速度来减小环路锁定所需的时间；当PLL锁定后，Lock控制的电流源部分与CP电路断开。
如图3、4、5所示，电荷泵有四个输入控制信号：向上脉冲信号up、向下脉冲信号down、向上脉冲信号up_fast以及向下脉冲信号down_fast；其中信号up、down为鉴相器的输出，信号up_fast、down_fast是加速控制模块的输出信号，它们控制着电荷泵的充、放电。所述加速控制电路有三个输入信号，分别是由鉴相器输出的信号up、信号down，以及相位锁定检测电路输出的信号Lock，当输入信号up为低电平且信号Lock为低电平时，信号up_fast输出低电平；当信号up为高电平或信号Lock为高电平，信号up_fast输出高电平；当输入信号down为高电平且信号Lock为低电平时，信号down_fast输出为高电平；当信号down为低电平或信号Lock为高电平，信号down_fast输出低电平。
图4是一种简单的实现方式，该加速控制电路包括三个非门T1、T2和T3，一个与非门T4和一个或非门T5，非门T1的输入端连接信号up，非门T2的输入端连接信号Lock，非门T3的输入端连接信号down，非门T1输出端和非门T2输出端连接与非门T4的输入端，与非门T4输出信号up_fast，或非门T5的输入端连接非门T3的输出端和信号Lock，或非门T5输出信号down_fast。
如图5所示，所述电荷泵包括P电流源和N电流源，所述P电流源包括PMOS管P1和P2，N电流源包括NMOS管N1和N2，P电流源的基准电流由镜像偏置电路Pbias提供，N电流源的基准电流由镜像偏置电路Nbias提供；PMOS管P1和P2源极均连接电源VCC，PMOS管P1和P2栅极均连接镜像偏置电路Pbias，PMOS管P1漏极连接PMOS开关管KP1源极，PMOS管P2漏极连接PMOS开关管KP2源极，NMOS管N1和N2源极均接地GND，NMOS管N1和N2栅极均连接镜像偏置电路Nbias，NMOS管N1漏极连接NMOS开关管KN1源极，NMOS管N2漏极连接NMOS开关管KN2源极，开关管KP1栅极、KN1栅极、KP2栅极、KN2栅极分别连接信号up、down、up_fast和down_fast，开关管KP1漏极、KN1漏极、KP2漏极、KN2漏极连接在一起并连接到滤波器的输入端。
图5的电荷泵中，PMOS管P1和P2，NMOS管N1和N2作为电流源，PMOS管KP1和KP2、NMOS管KN1和KN2作为MOS开关。电流源P1、N1通过MOS开关KP1、KN1接入电荷泵电路，其电流大小根据环路参数设定；电流源P2、N2通过MOS开关KP2、KN2与主电路相连。
在PLL***环路锁定的过程中，Lock Detect的输出信号Lock一直为低电平，MOS开关KN1、KN2、KP1、KP2只由信号up、down控制，电流源P1与P2、N1与N2同步工作，电荷泵的输出电流将增加，从而PLL的锁定速度加快。当PLL电路锁定后，Lock Detect的输出信号Lock由低电平跳变为高电平，MOS开关KP2、KN2关闭，电流源P2、N2与主电路断开，电路中只有电流源P1、N1工作，电荷泵输出电流恢复原始设计值。这样，在PLL未锁定时电荷泵输出电流增加，锁定后输出电流减小并恢复环路的设计值，即在不影响PLL电路锁定状态下电路的带宽、稳定性以及抗噪能力下，来实现PLL锁定时间的减小。
以上所述仅是本发明的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进，这些改进应视为本发明的保护范围。

Claims (5)

1.一种减小环路锁定时间的锁相环电路，包括依次连接的鉴相器、电荷泵、滤波器、压控振荡器，压控振荡器的输出端再经过分频器输出反馈时钟信号CLKFB到鉴相器的输入端以及相位锁定检测电路的输入端，所述鉴相器的输入端和相位锁定检测电路的输入端还连接外部输入时钟信号CLKIN，相位锁定检测电路输出锁定检测输出信号Lock，锁相环未锁定时信号Lock为低电平，锁相环锁定后信号Lock为高电平，其特征在于，所述鉴相器的输出端以及相位锁定检测电路的输出端连接到加速控制电路的输入端，加速控制电路的输出端连接所述电荷泵的输入端；所述电荷泵中包括两种电流源，并分别由两个控制电路来控制输出：一种电流源是由鉴相器的输出信号直接控制，另一种电流源是由鉴相器的输出信号以及相位锁定检测电路输出的信号Lock共同控制；在锁相环锁定的过程中开启由信号Lock参与控制的电流源来增加电荷泵的输出电流，使锁相环的环路带宽增加从而减小环路锁定所需的时间；当锁相环锁定后，信号Lock参与控制的电流源关闭。
2.根据权利要求1所述的一种减小环路锁定时间的锁相环电路，其特征在于，所述电荷泵有四个输入控制信号，分别是由鉴相器输出的向上脉冲信号up、向下脉冲信号down，以及由加速控制模块输出的向上脉冲信号up_fast、向下脉冲信号down_fast，其中向上脉冲信号up和up_fast控制电荷泵进行充电，向下脉冲信号down和down_fast控制电荷泵进行放电；所述加速控制电路有三个输入信号，分别是由鉴相器输出的向上脉冲信号up、向下脉冲信号down，以及相位锁定检测电路输出的信号Lock，当输入信号up为低电平且信号Lock为低电平时，信号up_fast输出低电平；当信号up为高电平或信号Lock为高电平，信号up_fast输出高电平；当输入信号down为高电平且信号Lock为低电平时，信号down_fast输出为高电平；当信号down为低电平或信号Lock为高电平，信号down_fast输出低电平。
3.根据权利要求2所述的一种减小环路锁定时间的锁相环电路，其特征在于，所述加速控制电路包括三个非门T1、T2和T3，一个与非门T4和一个或非门T5，非门T1的输入端连接信号up，非门T2的输入端连接信号Lock，非门T3的输入端连接信号down，非门T1输出端和非门T2输出端连接与非门T4的输入端，与非门T4输出信号up_fast，或非门T5的输入端连接非门T3的输出端和信号Lock，或非门T5输出信号down_fast。
4.根据权利要求2所述的一种减小环路锁定时间的锁相环电路，其特征在于，所述电荷泵包括P电流源和N电流源，所述P电流源包括PMOS管P1和P2，N电流源包括NMOS管N1和N2，P电流源的基准电流由镜像偏置电路Pbias提供，N电流源的基准电流由镜像偏置电路Nbias提供；PMOS管P1和P2源极均连接电源VCC，PMOS管P1和P2栅极均连接镜像偏置电路Pbias，PMOS管P1漏极连接PMOS开关管KP1源极，PMOS管P2漏极连接PMOS开关管KP2源极，NMOS管N1和N2源极均接地GND，NMOS管N1和N2栅极均连接镜像偏置电路Nbias，NMOS管N1漏极连接NMOS开关管KN1源极，NMOS管N2漏极连接NMOS开关管KN2源极，开关管KP1栅极、KN1栅极、KP2栅极、KN2栅极分别连接信号up、down、up_fast和down_fast，开关管KP1漏极、KN1漏极、KP2漏极、KN2漏极连接在一起并连接到滤波器的输入端。
5.根据权利要求4所述的一种减小环路锁定时间的锁相环电路，其特征在于，在锁相环***环路锁定的过程中，相位锁定检测电路的输出信号Lock一直为低电平，开关管KN1、KN2、KP1、KP2只由信号up、down控制，PMOS管P1与P2所构成的P电流源、NMOS管N1与N2所构成的N电流源同步工作，电荷泵的输出电流将增加，从而锁相环的锁定速度加快；当锁相环锁定后，相位锁定检测电路的输出信号Lock由低电平跳变为高电平，开关管KP2、KN2关闭，PMOS管P2、NMOS管N2所构成的电流源与主电路断开，电路中只有PMOS管P1、NMOS管N1所构成的电流源工作，电荷泵输出电流恢复原始设计值。
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Application publication date: 20161207