CN106169439A - 布线结构、形成布线结构的方法以及半导体器件 - Google Patents

布线结构、形成布线结构的方法以及半导体器件 Download PDF

Info

Publication number
CN106169439A
CN106169439A CN201610329900.XA CN201610329900A CN106169439A CN 106169439 A CN106169439 A CN 106169439A CN 201610329900 A CN201610329900 A CN 201610329900A CN 106169439 A CN106169439 A CN 106169439A
Authority
CN
China
Prior art keywords
etching stopping
stopping layer
layer
lower wiring
insulating barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610329900.XA
Other languages
English (en)
Other versions
CN106169439B (zh
Inventor
金田中
金永培
金钟三
朴镇亨
安正勋
吴赫祥
李敬雨
李孝善
张淑禧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN106169439A publication Critical patent/CN106169439A/zh
Application granted granted Critical
Publication of CN106169439B publication Critical patent/CN106169439B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Geometry (AREA)

Abstract

本公开提供了布线结构、形成布线结构的方法以及半导体器件。一种布线结构包括：基板；下绝缘层，在基板上；下布线，在下绝缘层中；第一蚀刻停止层，覆盖下布线并包括含金属的电介质材料；以及第二蚀刻停止层，在第一蚀刻停止层和下绝缘层上；绝缘夹层，在第二蚀刻停止层上；以及导电图案，延伸穿过绝缘夹层、第二蚀刻停止层和第一蚀刻停止层并电连接到下布线。

Description

布线结构、形成布线结构的方法以及半导体器件
技术领域
这里公开的示例实施方式涉及布线结构、形成布线结构的方法以及半导体器件。更具体地，这里公开的示例实施方式涉及包括绝缘结构和导电图案的布线结构、形成这样的布线结构的方法以及包括这样的布线结构的半导体器件。
背景技术
在半导体器件中，用于互连的布线结构诸如通路结构(via structure)或接触可以形成为使得处于不同水平的信号线可以彼此电连接。例如，可以形成下导电图案通过其暴露的开口，并且金属层可以沉积在该开口中以形成导电图案。然而，随着半导体器件的集成度增加，与导电图案相邻的结构或元件可能在形成导电图案时被损坏。
发明内容
这里讨论的示例实施方式提供具有改善的电可靠性和结构可靠性的布线结构以及形成这样的布线结构的方法。这里讨论的示例实施方式还提供了包括这样的布线结构的半导体器件。
根据示例实施方式，提供一种布线结构。该布线结构可以包括：基板；在基板上的下绝缘层；在下绝缘层中的下布线；以及覆盖下布线和下绝缘层的多层蚀刻停止层，其中在下布线上的该多层蚀刻停止层的厚度大于在下绝缘层上的该多层蚀刻停止层的厚度。该多层蚀刻停止层可以包括：第一蚀刻停止层，覆盖下布线并包括含金属的电介质材料(metallic dielectric material)；以及第二蚀刻停止层，在第一蚀刻停止层和下绝缘层上。布线结构还可以包括：绝缘夹层，在第二蚀刻停止层上；和导电图案，延伸穿过绝缘夹层、第二蚀刻停止层和第一蚀刻停止层并电连接到下布线。
根据其它示例实施方式，提供一种布线结构。该布线结构可以包括基板、在基板上的下绝缘层、在下绝缘层中的下布线以及覆盖下布线和下绝缘层的第一蚀刻停止层。与下绝缘层相比，第一蚀刻停止层可以在下布线上相对较厚。布线结构还可以包括在第一蚀刻停止层上的第二蚀刻停止层，该第二蚀刻停止层包括与第一蚀刻停止层的材料不同的材料。布线结构还可以包括：绝缘夹层，在第二蚀刻停止层上；以及导电图案，延伸穿过绝缘夹层、第二蚀刻停止层和第一蚀刻停止层并电连接到下布线。
根据示例实施方式，提供一种形成布线结构的方法。在该方法中，下绝缘层可以形成在基板上。下布线可以形成在下绝缘层中。多层蚀刻停止层可以形成为覆盖下布线和下绝缘层，使得在下布线上的该多层蚀刻停止层的厚度大于在下绝缘层上的该多层蚀刻停止层的厚度。该多层蚀刻停止层可以通过以下形成：在下布线上形成包括含金属的电介质材料的第一蚀刻停止层；以及在第一蚀刻停止层上形成包括非金属电介质材料的第二蚀刻停止层。绝缘夹层可以形成在第二蚀刻停止层上。导电图案可以穿过绝缘夹层、第二蚀刻停止层和第一蚀刻停止层形成，使得导电图案可以电连接到下布线。
根据示例实施方式，提供一种半导体器件。该半导体器件可以包括：由隔离层限定的多个有源图案；在有源图案上的栅结构；源/漏层，形成在与栅结构相邻的有源图案的上部分处；下绝缘层，在栅结构和有源图案上；以及下布线，在下绝缘层中电连接到源/漏层。该半导体器件还可以包括覆盖下布线和下绝缘层的多层蚀刻停止层，其中在下布线上的该多层蚀刻停止层的厚度可以大于在下绝缘层上的该多层蚀刻停止层的厚度。该多层蚀刻停止层可以包括覆盖下布线并包括含金属的电介质材料的第一蚀刻停止层以及在第一蚀刻停止层和下绝缘层上的第二蚀刻停止层。该半导体器件还可以包括：绝缘夹层，在第二蚀刻停止层上；以及导电图案，延伸穿过绝缘夹层、第二蚀刻停止层和第一蚀刻停止层并电连接到下布线。
附图说明
从以下结合附图的详细描述，示例实施方式将被更清楚地理解。图1至图54描绘了如这里描述的非限制的示例实施方式。
图1至图8是示出根据一些示例实施方式的形成布线结构的方法的截面图；
图9和图10是示出根据比较示例的形成布线结构的方法的截面图；
图11至图17是示出根据一些示例实施方式的形成布线结构的方法的截面图；
图18至图23是示出根据一些示例实施方式的形成布线结构的方法的截面图；
图24至图29是示出根据一些示例实施方式的形成布线结构的方法的截面图；以及
图30至图54是示出根据一些示例实施方式的制造半导体器件的方法的截面图。
具体实施方式
在下文将参照附图更全面地描述各种示例实施方式，附图中示出了一些示例实施方式。然而，这些实施方式可以以许多不同的形式实现而不应被解释为限于这里阐述的示例实施方式。而是，提供这些示例实施方式使得本说明书将全面和完整，并将本发明构思的范围全面地传达给本领域技术人员。在附图中，为了清晰，可以夸大层和区域的尺寸和相对尺寸。
将理解，当一元件或层被称为“在”另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在另一元件或层上、直接连接到或直接联接到另一元件或层，或者可以存在居间的元件或层。相反，当一元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，没有居间的元件或层存在。相同的附图标记始终指代相同的元件。当在这里使用时，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。
将理解，虽然术语第一、第二、第三、第四等可以在这里用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区别开。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而没有脱离本发明构思的教导。
为了便于描述，这里可以使用空间关系术语诸如“在……之下”、“下面”、“下”、“在……之上”、“上”等来描述一个元件或特征与另一个(些)元件或特征如附图所示的关系。将理解，除了附图中描绘的取向之外，空间关系术语旨在涵盖器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转，则被描述为“在”其它元件或特征“下面”或“之下”的元件可以取向为“在”其它元件或特征“之上”。因此，示范性术语“在……下”可以涵盖之上和之下两种取向。器件可以另外地取向(旋转90度或在其它的取向)，这里使用的空间关系描述语被相应地解释。
这里使用的术语仅是为了描述特定示例实施方式的目的，而不旨在限制本发明构思。当在这里使用时，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另外清楚地表示。还将理解的，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。
这里参照截面图描述了示例实施方式，该截面图是理想化的示例实施方式(和中间结构)的示意图。因此，由于例如制造技术和/或公差引起的图示形状的偏差是可预期的。因此，示例实施方式不应被解释为限于这里示出的区域的特定形状，而是将包括例如由制造引起的形状偏差。例如，被示出为矩形的注入区将通常具有在其边缘处的圆化或弯曲的特征和/或注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的埋入区可能导致在埋入区与通过其发生注入的表面之间的区域中的一些注入。因此，附图中示出的区域在本质上是示意性的，它们的形状不旨在示出器件的区域的实际形状，并且不旨在限制本发明构思的范围。
除非另外地限定，这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属的领域中的普通技术人员所通常理解的相同的含义。还将理解的，术语(诸如在通用词典中定义的那些)应当被解释为具有与它们在相关领域的背景中的含义一致的含义，将不被解释为理想化或过度形式化的含义，除非这里明确地如此限定。
图1至图8是示出根据一些示例实施方式的形成布线结构的方法的截面图。
参照图1，包括下绝缘层110和下布线115的下结构可以形成在基板100上。基板100可以包括硅(Si)基板、锗(Ge)基板、Si-Ge基板或类似物。在一个实施方式中，基板100可以提供为绝缘体上硅(SOI)基板、绝缘体上锗(GOI)基板或类似物。在另一实施方式中，基板100可以包括III-V族化合物诸如InP、GaP、GaAs、GaSb等。P型或N型杂质可以被注入在基板100的上部以形成阱(未示出)。在一些实施方式中，包括栅结构、杂质区、接触和/或插塞的电路元件(未示出)可以进一步形成在基板100上。
下绝缘层110可以例如形成在基板100上，以覆盖电路元件。下绝缘层110可以由例如硅氧化物或硅氮氧化物形成。例如，下绝缘层110可以由基于硅氧化物的材料诸如等离子体增强氧化物(PEOX)、正硅酸乙酯(TEOS)、硼正硅酸乙酯(BTEOS)、磷正硅酸乙酯(PTEOS)、硼磷正硅酸乙酯(BPTEOS)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)或类似物形成。下绝缘层110可以通过至少一个工艺诸如化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、低压化学气相沉积(LPCVD)、高密度等离子体化学气相沉积(HDP-CVD)工艺、旋涂工艺、溅射工艺、原子层沉积(ALD)或类似工艺形成。
在示例实施方式中，下绝缘层110可以被部分地蚀刻以形成诸如孔或沟槽的开口。包括金属诸如铜(Cu)、铝(Al)、钨(W)等并填充该开口的导电层可以通过沉积工艺或镀覆工艺形成在下绝缘层110上以及在该开口内。此后，导电层的上部可以通过化学机械抛光(CMP)工艺和/或回蚀刻工艺平坦化以形成下布线115。下布线115可以电连接到形成在基板100上的电路元件。
在一些实施方式中，在形成导电层之前，阻挡层(例如由金属氮化物诸如钛氮化物、钽氮化物等形成)可以沿所述开口的侧壁和底部形成以及形成在下绝缘层110上。在此情形下，可以形成围绕下布线115的侧壁和底部的阻挡图案。
参照图2，第一蚀刻停止层120可以形成在下绝缘层110和下布线115上。在示例实施方式中，第一蚀刻停止层120可以由含金属的电介质材料形成。在一些实施方式中，含金属的电介质材料可以由电介质的金属氮化物诸如铝氮化物形成。
在一些实施方式中，第一蚀刻停止层120可以通过诸如CVD工艺或ALD工艺的工艺形成。例如，包括金属卤化物诸如氯化铝(AlCl3)或有机金属化合物的金属前驱体可以与含氮的反应气体诸如氮(N2)、氨(NH3)、氧化氮(NO2)、一氧化二氮(N2O)等一起被提供到工艺腔室中。因此，第一蚀刻停止层120可以被提供为通过金属前驱体和含氮的反应气体之间的反应形成的电介质的金属氮化物。在一些其它的实施方式中，第一蚀刻停止层120可以通过溅射工艺诸如离子束溅射工艺或磁控溅射工艺形成。例如，金属靶诸如铝靶和含氮的反应气体可以用于形成第一蚀刻停止层120。在一些实施方式中，第一蚀刻停止层120可以通过调整沉积工艺中使用的反应气体的类型而由金属氮氧化物形成。
在示例实施方式中，第一蚀刻停止层120可以具有不均匀的厚度轮廓。例如，第一蚀刻停止层120可以包括具有相对较大的厚度的第一部分123以及具有相对较小的厚度的第二部分125。第一部分123和第二部分125可以分别形成在下布线115的顶表面和下绝缘层110的顶表面上。第一部分123的垂直截面可以具有矩形形状，如图2所示。然而，第一部分123可以具有弯曲形状诸如半球形状或拱顶形。
在形成第一蚀刻停止层120时，从金属前驱体或金属靶分离的金属成分可以由于下布线115的金属成分与金属前驱体或靶的金属成分之间的亲和力(affinity)而集中在下布线115上。因此，第一蚀刻停止层120的厚度可以在下布线115的顶表面上变得较大以形成第一部分123。第一蚀刻停止层120的除了第一部分123之外的部分可以被定义为第二部分125，并可以基本上覆盖下绝缘层110的顶表面。
参照图3，第二蚀刻停止层130可以形成在第一蚀刻停止层120上。在示例实施方式中，第二蚀刻停止层130可以由非金属电介质材料形成。在一些实施方式中，第二蚀刻停止层130可以由其中氧、碳和/或氮原子与硅原子结合的非金属电介质材料形成。例如，第二蚀刻停止层130可以由硅氧化物(SiOx)、硅碳化物(SiC)、硅氮化物(SiN)、硅氮氧化物(SiON)、硅碳氮化物(SiCN)、硅碳氧化物(SiOC)或类似物形成。在一些实施方式中，第二蚀刻停止层130可以由硅碳化物或硅碳氧化物形成用于改善相对于第一蚀刻停止层120的蚀刻选择性。
第二蚀刻停止层130可以通过诸如CVD工艺、ALD工艺等的工艺形成，并可以具有均匀(或至少基本上均匀)的厚度。在此情形下，与第二蚀刻停止层130的覆盖第一蚀刻停止层120的第二部分125的部分相比，第二蚀刻停止层130的覆盖第一蚀刻停止层120的第一部分123的部分可以具有相对更高的顶表面。
在一些实施方式中，第二蚀刻停止层130可以通过例如ALD工艺形成以提供改善的沉积均匀性。例如，可以在ALD工艺中使用硅前驱体诸如基于硅烷的材料以及包括含碳材料诸如甲烷(CH4)或乙烷(C2H6)的反应气体以形成第二蚀刻停止层130。
参照图4，绝缘夹层140可以形成在第二蚀刻停止层130上。绝缘夹层140可以由低k硅氧化物或基于硅氧烷的材料形成。例如，绝缘夹层130可以由硅氧化物诸如TEOS、BTEOS、PTEOS或BPTEOS、或者包括烷基取代基的聚硅氧烷或类似物形成。绝缘夹层140可以通过CVD工艺形成。
参照图5，绝缘夹层140可以被部分地去除以形成开口，诸如第一开口150a和第二开口150b。第一开口150a和第二开口150b可以穿过例如绝缘夹层140和第二蚀刻停止层130形成，使得第一蚀刻停止层120的上表面通过第一开口150a和第二开口150b暴露。
在一些实施方式中，第一蚀刻停止层120的第一部分123可以在第一开口150a的底部暴露。在此情形下，第一部分123的顶表面可以限定第一开口150a的底部。在一些实施方式中，第一蚀刻停止层120的第一部分123可以在第二开口150b的底部被至少部分地暴露，第二部分125也可以通过第二开口150b被部分地暴露。
用于在绝缘夹层140和第二蚀刻停止层130中形成第一开口150a和第二开口150b的蚀刻工艺可以包括干法蚀刻工艺，诸如等离子体蚀刻工艺、反应离子蚀刻(RIE)工艺等。在进行干法蚀刻工艺时，蚀刻速度可以通过第二蚀刻停止层130初步地减小，并且由与第二蚀刻停止层130的材料不同的材料形成的第一蚀刻停止层120可以提供蚀刻终止表面。因此，下布线115和下绝缘层110可以被第一蚀刻停止层120保护。
参照图6，第一蚀刻停止层120的被第一开口150a和第二开口150b暴露的部分可以被去除(例如蚀刻)以暴露每个下布线115的顶表面。在示例实施方式中，第一蚀刻停止层120的暴露部分可以通过对于第一蚀刻停止层120是高选择性的湿法蚀刻工艺去除。例如，包括硫酸、盐酸或类似物的酸性溶液可以用作湿法蚀刻工艺中的蚀刻溶液。
在去除部分的第一蚀刻停止层120时，第一开口150a和第二开口150b可以延伸(例如，在高度方向上)。在一些实施方式中，下布线115的顶表面可以通过延伸的第一开口150a的底部被部分地暴露。因此，第一开口150a的底部可以由下布线115的顶表面限定。在一些实施方式中，下布线115的顶表面可以在延伸的第二开口150b的底部被至少部分地暴露，下绝缘层110的顶表面也可以通过延伸的第二开口150b暴露。因此，第二开口150b的底部和下布线115的顶表面可以彼此部分地错开或彼此部分地交叠。
根据如上所述的示例实施方式，第一蚀刻停止层120和第二蚀刻停止层130能够被认为形成由不同材料形成的多层蚀刻停止层。因此，可以获得多层蚀刻停止层和绝缘夹层140之间和/或该多层蚀刻停止层和所述下结构之间的足够的蚀刻选择性。此外，干法蚀刻工艺和湿法蚀刻工艺可以结合以额外地改善蚀刻选择性。
因此，可以在进行蚀刻工艺以形成第一开口150a和第二开口150b时避免对下布线115和/或下绝缘层110的损坏。此外，第一蚀刻停止层120可以形成为在下布线115的顶表面上相对较厚，从而可以有效地防止下布线115在蚀刻工艺期间被氧化或物理地损坏、或暴露于外部湿气。
另外，与常规蚀刻停止层相比，因为足够的蚀刻选择性可以由于如上所述的多层蚀刻停止层中的不同材料而实现，所以根据这里描述的实施方式的多层蚀刻停止层的总厚度可以减小。因此，可以最小化由多层蚀刻停止层引起的介电常数的增加，从而可以抑制下布线115之间和/或导电图案180(例如，见图8)之间的寄生电容或RC延迟。
参照图7，可以形成填充第一开口150a和第二开口150b的上导电层。如示范性示出的，上导电层可以包括导电的阻挡层160和金属层170。
在示例实施方式中，导电的阻挡层160可以沿第一开口150a和第二开口150b的侧壁和底部以及绝缘夹层140的顶表面共形地形成。导电的阻挡层160可以与下布线115的通过第一开口150a和第二开口150b暴露的顶表面接触。随后形成的籽晶层的附着可以由于导电的阻挡层160的存在而改善，并且含金属的材料(例如，来自籽晶层或金属层170)到绝缘夹层140中的扩散可以被导电的阻挡层160阻挡。例如，导电的阻挡层160可以通过诸如PVD工艺或ALD工艺的工艺由诸如钛、钛氮化物、钽、钽氮化物或类似物形成。在一些实施方式中，导电的阻挡层160可以例如通过CVD工艺由化学上稳定的金属诸如铷、钌或钴形成。
金属层170可以形成在导电的阻挡层160上并填充第一开口150a和第二开口150b的剩余部分。在一些实施方式中，金属层170可以通过借助于利用例如铜靶的PVD工艺或铜回流工艺在导电的阻挡层160上形成籽晶层而形成。随后，可以进行镀覆工艺诸如铜电镀工艺。例如，包括籽晶层的基板100可以被浸入在电镀液诸如硫酸铜溶液中。电流可以分别利用籽晶层和电镀液作为阴极和阳极而施加。因此，包括铜的金属层170可以通过电化学反应被沉淀或生长在籽晶层上。在一些其它的实施方式中，金属层170可以通过诸如溅射工艺或ALD工艺的工艺沉积。
参照图8，金属层170的上部和导电的阻挡层160的上部可以例如通过CMP工艺和/或回蚀刻工艺被平坦化，直到暴露绝缘夹层140的顶表面，从而在第一开口150a和第二开口150b的每个中形成导电图案180，每个导电图案180电连接到下布线115。导电图案180可以因此包括顺序地形成在第一开口150a和第二开口150b的内壁上的导电的阻挡图案165和金属图案175。
每个导电图案180可以与下布线115的顶表面接触。例如，形成在第一开口150a中的导电图案180可以延伸穿过第二蚀刻停止层130以及第一蚀刻停止层120的第一部分123，并可以落在下布线115的顶表面上。因此，形成在第一开口150a中的导电图案180的整个(或至少基本上整个)底表面可以接触下布线115的顶表面。即使导电图案180完全重叠在下布线115之上，下布线115也可以被第一蚀刻停止层120的第一部分123保护而不被损坏。
形成在第二开口150b中的导电图案180可以延伸穿过第二蚀刻停止层130，并可以延伸穿过第一蚀刻停止层120的第一部分123和第二部分125。因此，形成在第二开口150b中的导电图案180可以接触下布线115的顶表面和下绝缘层110的顶表面。即使导电图案180可以相对于下布线115显著错开，足够的蚀刻选择性也可以通过第一蚀刻停止层120提供，使得下绝缘层110可以被第二部分125保护而不受损坏。
在一些实施方式中，在形成导电图案180之后，绝缘夹层140可以通过例如等离子体处理或紫外线照射改性(modify)以减小绝缘夹层140的介电常数或电容率。在一些实施方式中，覆盖导电图案180的顶表面的盖层可以利用化学上稳定的金属诸如钴、钼、铝或类似物形成。
在一些实施方式中，可以在绝缘夹层140和导电图案180上进一步进行用于额外布线的积层工艺(build-up process)。在此情形下，与以上参照图2和图3描述的多层蚀刻停止层基本上相同或类似的多层蚀刻停止层可以形成在绝缘夹层140和导电图案180上，然后可以进行积层工艺。
图9和图10是示出根据比较示例的形成布线结构的方法的截面图。
参照图9，包括下绝缘层110和下布线115的下结构可以形成在基板100上，例如如以上关于图1讨论的。此后，蚀刻停止层135可以形成在下绝缘层110和下布线115上，并且绝缘夹层140可以(例如，以与以上参照图4讨论的方式基本上相同或类似的方式)形成在蚀刻停止层135上。
蚀刻停止层135可以形成为单层结构，并可以由诸如硅氮化物或硅氮氧化物的材料形成。因此，会需要蚀刻停止层135的厚度大于以上关于图3描述的第二蚀刻停止层120的厚度，从而在随后的蚀刻工艺期间提供对下面的结构的足够保护。
参照图10，绝缘夹层140和蚀刻停止层135可以被顺序地和部分地蚀刻以分别形成第一开口155a和第二开口155b，下布线115可以通过第一开口155a和第二开口155b的每个而暴露。例如，下布线115的顶表面可以通过第一开口155a暴露，下布线115的顶表面和下绝缘层110的顶表面可以通过第二开口155b共同地暴露。
根据比较示例，由于蚀刻停止层135的厚度增加，所以将被蚀刻以形成第一开口155a和第二开口155b的材料量也会增加。另外，不能从单层的蚀刻停止层135获得足够的蚀刻选择性。因此，通过第一开口155a暴露的下布线115的顶表面也会被物理地磨蚀或化学地损坏或变形(例如，如在表面117处示出的)。下绝缘层110的通过第二开口155b暴露的上部也可能被损坏(例如，在其中形成凹槽157)并且下布线115的侧部分会通过凹槽157被进一步损坏。此外，由于蚀刻停止层135的厚度增加，下布线115之间的介电常数或电容率会增大从而导致寄生电容和RC延迟。
然而，根据如参照图1至图8描述的示例实施方式，多层蚀刻停止层可以包括不同的材料以改善蚀刻选择性同时抑制介电常数或电容率的增大。此外，多层蚀刻停止层的厚度可以在下布线115的顶表面上选择性地增大，使得下布线115可以被有利地保护而不受蚀刻损坏和外部湿气影响。
图11至图17是示出根据一些示例实施方式的形成布线结构的方法的截面图。在图11至图17中，关于与以上参照图1至图8描述的那些基本上相同或类似的工艺和/或材料的详细描述在这里被省略，并且相同的附图标记用于表示相同的元件。
参照图11，可以进行与参照图1至图4描述的工艺基本上相同或类似的工艺。在示例实施方式中，多层蚀刻停止层(例如包括第一蚀刻停止层120和第二蚀刻停止层130)可以形成在下结构上，该下结构包括下绝缘层110和下布线115且形成在基板100上。第一绝缘夹层142可以形成在多层蚀刻停止层上。
如上所述，第一蚀刻停止层120可以由含金属的电介质材料诸如铝氮化物形成。第一蚀刻停止层120可以包括形成在下布线115上并具有相对大的厚度的第一部分123以及形成在下绝缘层110上并具有相对小的厚度的第二部分125。第二蚀刻停止层130可以由非金属电介质材料诸如硅碳化物或硅碳氧化物形成，并可以沿第一蚀刻停止层120的轮廓共形地形成。第一绝缘夹层142可以由材料诸如基于硅氧化物的材料形成。
参照图12，可以进行与以上参照图5和图6描述的工艺基本上相同或类似的工艺，以形成第一开口152。在示例实施方式中，第一绝缘夹层142和第二蚀刻停止层130可以通过干法蚀刻工艺被部分地蚀刻以形成初步第一开口。此后，第一蚀刻停止层120的通过初步第一开口暴露的部分可以通过湿法蚀刻工艺去除以形成第一开口152，下布线115通过第一开口152暴露。
在一些实施方式中，下布线115的顶表面可以通过第一开口152完全暴露。在下布线115周围的下绝缘层110的顶表面也可以通过第一开口152暴露。如图12所示，即使当第一开口152具有宽的区域或大的宽度时，下布线115和下绝缘层110也可以被多层蚀刻停止层保护而不受蚀刻损坏。
参照图13，可以进行与以上参照图7和图8描述的工艺基本上相同或类似的工艺以在第一开口152中形成第一导电图案182。第一导电图案182可以包括形成在第一开口152的侧壁和底部上的第一导电的阻挡图案162以及在第一导电的阻挡图案162上填充第一开口152的第一金属图案172。根据第一开口152的形状，第一导电图案182可以与下布线115的整个顶表面以及下绝缘层110的顶表面接触。
参照图14，第二绝缘夹层144可以形成在第一绝缘夹层142和第一导电图案182上。第二绝缘夹层144可以由基于硅氧化物的材料形成，该基于硅氧化物的材料可以与第一绝缘夹层142的基于硅氧化物的材料基本上相同或类似。
参照图15，可以形成延伸穿过第二绝缘夹层144、第一绝缘夹层142、第二蚀刻停止层130和第一蚀刻停止层120的通路孔(via hole)154。在一些实施方式中，第二绝缘夹层144、第一绝缘夹层142和第二蚀刻停止层130可以通过干法蚀刻工艺被部分地去除以形成初步通路孔，第一蚀刻停止层120可以通过初步通路孔暴露。第一蚀刻停止层120的通过初步通路孔暴露的部分可以通过湿法蚀刻工艺去除以形成通路孔154。通路孔154可以共同地延伸穿过第一蚀刻停止层120的第一部分123和第二部分125，并且下布线115的顶表面和下绝缘层110的顶表面可以通过通路孔154暴露。
参照图16，第二绝缘夹层144可以被部分地蚀刻以形成与通路孔154的上部连通的沟槽156。因此，可以形成第二开口158，由双镶嵌工艺形成的第二开口158可以包括通路孔154和沟槽156，通路孔154和沟槽156可以彼此成一体。沟槽156可以形成在通路孔154的上部，并可以线性地(例如，在一个方向上)延伸。在一些实施方式中，通路孔154可以与第一导电图案182充分地间隔开，使得沟槽156和第一导电图案182彼此不交叠。因此，下绝缘层110的顶表面的相对大的区域可以通过通路孔154暴露。然而，多层蚀刻停止层可以用来防止下绝缘层110的蚀刻损坏。
参照图17，电连接到下布线115的第二导电图案184可以形成在第二开口158中。第二导电图案184可以由与以上参照图7和图8描述的工艺基本上相同或类似的工艺形成。第二导电图案184可以包括沿沟槽156和通路孔154的侧壁和底部共形地形成的第二导电阻挡图案164以及在第二导电阻挡图案164上填充第二开口158的第二金属图案174。
根据以上描述的示例实施方式，在包括双镶嵌布线和单镶嵌布线的组合的布线结构中，多层蚀刻停止层可以被使用从而可以在保持双镶嵌布线和单镶嵌布线之间的足够距离的同时防止对下绝缘层110和下布线115的损坏。因此，布线之间的寄生电容和串扰可以减小。此外，即使布线的密度增大，蚀刻停止层的厚度也可以减小以防止寄生电容的增大。
图18至图23是示出根据一些示例实施方式的形成布线结构的方法的截面图。关于与以上参照图1至图8描述的那些基本上相同或类似的工艺和/或材料的详细描述可以在这里被省略，并且相同的附图标记用来表示相同的元件。
参照图18，可以进行与以上参照图1至图3描述的工艺基本上相同或类似的工艺。在示例实施方式中，包括第一蚀刻停止层220和第二蚀刻停止层230的多层蚀刻停止层可以形成在包括下绝缘层210和下布线215的下结构上，该下结构可以形成在基板200上。如上所述，第一蚀刻停止层220可以由含金属的电介质材料诸如铝氮化物形成。第一蚀刻停止层220可以包括形成在下布线215上并具有相对大的厚度的第一部分223以及形成在下绝缘层210上并具有相对小的厚度的第二部分225。第二蚀刻停止层230可以由非金属电介质材料诸如硅碳化物或硅碳氧化物形成，并可以沿第一蚀刻停止层220的轮廓共形地(或至少基本上共形地)形成。参照图19，可以进行与以上参照图4描述的工艺基本上相同或类似的工艺以在第二蚀刻停止层230上形成绝缘夹层240。
参照图20，可以进行与参照图5示出的工艺基本上相同或类似的工艺以形成初步通路孔252。初步通路孔252可以经由例如干法蚀刻工艺通过顺序地且部分地蚀刻绝缘夹层240和第二蚀刻停止层230而形成。第一蚀刻停止层220的上表面可以通过初步通路孔252暴露。在一些实施方式中，第一蚀刻停止层220的第一部分223和第二部分225可以通过初步通路孔252暴露。
参照图21，绝缘夹层240的上部可以被部分地去除(例如，通过蚀刻工艺)以形成连接到初步通路孔252的沟槽254。在一个实施方式中，初步通路孔252可以在形成沟槽254期间延伸以形成暴露下布线215的通路孔253。在另一实施方式中，在形成初步通路孔252之后，在部分地去除绝缘夹层240的上部以形成沟槽254之前，第一蚀刻停止层220可以通过湿法蚀刻工艺去除以形成通路孔253。因此，包括通路孔253和沟槽254的开口250可以通过双镶嵌工艺形成在绝缘夹层240中，该绝缘夹层240可以是单层或单个水平的。沟槽254可以与通路孔253的上部成一体，并可以在横向方向上延伸。
如示范性示出的，考虑到工艺裕度，下绝缘层210的顶表面和下布线215的顶表面可以通过通路孔253暴露。在此情形下，下布线215可以被第一蚀刻停止层220的相对较厚的第一部分223保护，下绝缘层210可以被第一蚀刻停止层220的第二部分225保护。
参照图22，导电的阻挡层260、籽晶层270和金属层280可以顺序地形成在绝缘夹层240上以填充开口250。导电的阻挡层260可以由金属氮化物诸如钛氮化物、钽氮化物或类似物、或化学上稳定的金属诸如钌、钼、钴或类似物形成。籽晶层270可以通过铜回流工艺或铜溅射工艺形成。金属层280可以通过例如铜镀覆工艺从籽晶层270沉淀或生长。在一些实施方式中，籽晶层270可以充分地填充通路孔253，并可以在沟槽254的侧壁和底部上延伸。因此，足够量的金属层280可以在短时间内形成在沟槽254中。
参照图23，金属层280、籽晶层270和阻挡导电层260的上部可以被平坦化以在开口250中形成导电图案290。导电图案290可以包括顺序地形成在开口250的内壁上的导电的阻挡图案265、籽晶图案275和金属图案285。
导电图案290的形成在通路孔253中的部分可以被定义为通路部分，并可以与下布线215接触或电连接到下布线215。导电图案290的形成在沟槽254中的部分可以与通路部分成一体并可以被定义为布线部分，且可以在横向方向上延伸。通路部分可以与下布线215错开，并可以接触下布线215和下绝缘层210。下绝缘层210可以被多层蚀刻停止层保护，使得通路部分不进入到下绝缘层210中而是形成在期望的水平。
图24至图29是示出根据一些示例实施方式的形成布线结构的方法的截面图。关于与以上参照图1至图8描述的那些基本上相同或类似的工艺和/或元件的详细描述在这里被省略，并且相同的附图标记用来表示相同的元件。
参照图24，包括下绝缘层310和下布线315的下结构可以形成在基板300上，例如如以上关于图1讨论的。
参照图25，覆盖下布线315的顶表面的第一蚀刻停止层320可以被形成。在示例实施方式中，第一蚀刻停止层320可以选择性地形成在下布线315的顶表面上。在此情形下，第一蚀刻停止层320可以不形成在下绝缘层310的顶表面上，或者可以仅部分地覆盖下布线315周围的下绝缘层310的顶表面。
在示例实施方式中，第一蚀刻停止层320可以由含金属的电介质材料诸如电介质的金属氮化物形成，例如如以上关于图2讨论的。例如，如果金属前驱体被引入到工艺腔室中，则金属前驱体可以由于下布线315的金属成分和金属前驱体的金属成分之间的亲和力而在下布线315上选择性地自组装。在预定时间间隔之后，含氮的反应气体可以被引入到工艺腔室中以形成选择性地覆盖下布线315的第一蚀刻停止层320。如图25所示，第一蚀刻停止层320可以形成为具有半球或拱顶形。
参照图26，可以进行与以上参照图3描述的工艺基本上相同或类似的工艺以在第一蚀刻停止层320和下绝缘层310上形成第二蚀刻停止层330。第二蚀刻停止层330可以覆盖第一蚀刻停止层320，并可以与下绝缘层310的顶表面接触。
参照图27，可以进行与以上参照图4描述的工艺基本上相同或类似的工艺以在第二蚀刻停止层330上形成绝缘夹层340。
参照图28，可以进行与以上参照图5和图6描述的工艺基本上相同或类似的工艺，以形成开口350。在示例实施方式中，绝缘夹层340和第二蚀刻停止层330可以通过干法蚀刻工艺被部分地去除以形成初步开口。第一蚀刻停止层320的通过初步开口暴露的部分可以通过湿法蚀刻工艺去除以形成暴露下布线315的顶表面的开口350。在一些实施方式中，开口350可以部分地暴露下布线315的顶表面，并可以不暴露下绝缘层310的顶表面。因此，下布线315的顶表面可以限定开口350的底部。多层蚀刻停止层可以形成在下布线315上，从而可以避免在形成开口350期间由于蚀刻工艺和/或暴露到外部湿气而对下布线315的损坏。
参照图29，可以进行与以上参照图7和图8描述的工艺基本上相同或类似的工艺以形成电连接到下布线315的导电图案380。导电图案380可以包括形成在开口350的内壁上的导电的阻挡图案365以及在导电的阻挡图案365上填充开口350的金属图案375。导电图案380可以延伸穿过绝缘夹层340、第二蚀刻停止层330和第一蚀刻停止层320，并可以落在下布线315的顶表面上。第一蚀刻停止层320可以保留在下布线315的顶表面上，并可以具有围绕导电图案380的下部的环形状。
根据如上所述的示例实施方式，在可在竖直和线形方向上层叠的布线结构中，多层蚀刻停止层的第一蚀刻停止层可以选择性地形成在每个水平处的布线的顶表面上以防止每个水平处的布线的蚀刻损坏。
图30至图54是示出根据一些示例实施方式的制造半导体器件(例如，鳍式场效应晶体管(FinFET))的方法的截面图。具体地，图30、33和36是示出该方法的俯视平面图。图31和32是沿图30中示出的线I-I’截取的截面图。图34、38、40、42、44、46、48和50包括沿图33和36中示出的线I-I’和II-II'截取的子截面图。图35、37、39、41、43、45、47、49和51至54是沿图33和36中示出的线III-III'截取的截面图。在图30至图54中，基本上平行于基板的顶表面并基本上彼此垂直的两个方向被称为第一方向和第二方向。为了讨论的目的，由箭头表示的方向以及其相反方向被认为是相同的方向。
参照图30和图31，可以形成从基板400突出的有源图案405。基板400可以包括半导体材料诸如Si、Ge、Si-Ge等、III-V族化合物诸如InP、GaP、GaAs、GaSb等、或类似物或其任何组合。在一些实施方式中，基板400可以包括SOI基板、GOI基板或类似物。
在示例实施方式中，有源图案405可以通过浅沟槽隔离(STI)工艺形成。例如，基板400的上部可以被部分地蚀刻以形成隔离沟槽，然后绝缘层可以形成在基板400上以填充隔离沟槽。绝缘层的上部可以通过例如CMP工艺平坦化直到暴露基板400的顶表面，从而形成隔离层402。绝缘层可以由诸如硅氧化物的材料形成。
多个突起可以从基板400形成并由隔离层402限定。突起也可以在这里被称为有源图案405。每个有源图案405可以在第一方向上线性地延伸，并且多个有源图案405可以沿第二方向形成。在一些实施方式中，可以进行离子注入工艺以在有源图案405的上部形成阱。
在一些实施方式中，有源图案405可以由另外的沟道层形成。在此情形下，沟道层可以通过例如选择性外延生长(SEG)工艺形成在基板400上，并且可以在沟道层上进行STI工艺以形成有源图案405。在进行SEG工艺时，诸如硅烷的硅源可以与锗源或碳源一起使用使得应力可以被施加到沟道层。
参照图32，隔离层402的上部可以通过例如回蚀刻工艺去除以暴露有源图案405的上部。有源图案405的每个暴露的上部可以在这里被定义为有源鳍407。如示范性示出的，每个有源鳍407可以在第一方向上延伸，并且多个有源鳍407可以沿第二方向布置。
参照图33、图34和图35，虚设栅结构415可以形成在隔离层402和有源鳍407上。例如，虚设栅绝缘层、虚设栅电极层和虚设栅掩模层可以顺序地形成在有源鳍407和隔离层402上。虚设栅掩模层可以通过光刻工艺图案化以形成虚设栅掩模414。虚设栅电极层和虚设栅绝缘层可以利用虚设栅掩模414作为蚀刻掩模被部分地去除以形成虚设栅结构415。
虚设栅结构415可以包括从有源鳍407和隔离层402顺序层叠的虚设栅绝缘图案410、虚设栅电极412和虚设栅掩模414。例如，虚设栅绝缘层可以由硅氧化物形成。虚设栅电极层可以由多晶硅形成。虚设栅掩模层可以由硅氮化物形成。虚设栅绝缘层、虚设栅电极层和虚设栅掩模层可以通过CVD工艺、溅射工艺或ALD工艺形成。在实施方式中，虚设栅绝缘层可以通过有源鳍407上的热氧化工艺而形成。在此情形下，虚设栅绝缘层可以选择性地形成在有源鳍407的顶表面上。在示例实施方式中，虚设栅结构415可以在第二方向上延伸，并可以交叉多个有源鳍307。多个虚设栅结构415可以沿第一方向形成。
参照图36和图37，栅间隔物420可以形成在虚设栅结构415的侧壁上。如图36所示，栅间隔物420可以在第二方向上与虚设栅结构415一起延伸。在示例实施方式中，栅间隔物420可以通过在虚设栅结构415、有源鳍407和隔离层402上形成间隔物层并各向异性地蚀刻该间隔物层而形成。间隔物层可以由氮化物例如硅氮化物、硅氮氧化物、硅碳氮化物等形成。
参照图38和图39，有源鳍407的与栅间隔物420和/或虚设栅结构415相邻的上部可以被蚀刻以形成凹槽425。在形成凹槽425期间，栅间隔物420可以实质上用作蚀刻掩模。在示例实施方式中，凹槽425的内壁可以具有基本上“U”形轮廓，例如如图39所示。在一些实施方式中，凹槽425可以扩大到有源图案405的在隔离层402的顶表面以下的部分。
参照图40和图41，可以形成填充凹槽425的源/漏层430。在示例实施方式中，源/漏层430可以利用有源鳍407的通过凹槽425暴露的顶表面作为籽晶通过SEG工艺形成。
在一些实施方式中，n型杂质源诸如磷化氢(PH3)可以在SEG工艺中与硅源诸如硅烷一起提供。在此情形下，源/漏层430可以用作NMOS型FinFET的杂质区。在实施方式中，碳源诸如碳氢化合物气体可以与硅源一起提供。在此情形下，张应力可以通过源/漏层430施加以改善NMOS沟道的电子迁移率。
在一些实施方式中，p型杂质源诸如乙硼烷(B2H6)可以在SEG工艺中与硅源一起提供。在此情形下，源/漏层430可以用作PMOS型FinFET的杂质区。在实施方式中，锗源诸如锗烷(GeH4)或四氯化锗(GeCl4)可以与硅源一起提供。在此情形下，压应力可以通过源/漏层430施加以改善PMOS沟道的空穴迁移率。
源/漏层430可以垂直地和横向地生长以具有例如如图40所示的多边形截面。在一些实施方式中，源/漏层430可以充分地填充凹槽425以接触栅间隔物420的下部。如图40所示，对于每个有源鳍407，形成一个源/漏层430。然而，一个源/漏层430可以由多个有源鳍407形成。例如，在第二方向上彼此邻近的两个源/漏层430可以彼此合并。
参照图42和图43，覆盖虚设栅结构415、栅间隔物420和源/漏层430的第一绝缘夹层435可以形成在有源鳍407和隔离层402上。第一绝缘夹层435的上部可以通过CMP工艺和/或回蚀刻工艺平坦化直到暴露虚设栅电极412的顶表面。在一些实施方式中，虚设栅掩模414可以通过CMP工艺去除，并且栅间隔物420的上部也可以被部分地去除。第一绝缘夹层435可以通过CVD工艺由例如基于硅氧化物的材料形成。
参照图44和图45，可以去除虚设栅电极412和虚设栅绝缘图案410。因此，暴露有源鳍407的上部的沟槽(未示出)可以形成在一对栅间隔物420之间。暴露的有源鳍407可以被热氧化以形成界面层440。栅绝缘层442可以沿第一绝缘夹层435的顶表面、沟槽的内壁以及界面层440的顶表面和隔离层402的顶表面形成，并且缓冲层444可以形成在栅绝缘层442上。填充沟槽的剩余部分的栅电极层446可以形成在缓冲层444上。
栅绝缘层442可以由具有高介电常数(高k)的金属氧化物诸如铪氧化物、钽氧化物和/或锆氧化物形成。缓冲层444可以被包括以调整栅电极的功函数。缓冲层444可以由金属氮化物诸如钛氮化物、钽氮化物和/或铝氮化物形成。栅电极层446可以由具有低电常数的金属诸如铝、铜、钨或类似物形成。
栅绝缘层442、缓冲层444和栅电极层446可以通过诸如CVD工艺、ALD工艺、PVD工艺等的工艺形成。在一些实施方式中，界面层440也可以通过诸如CVD工艺或ALD工艺的沉积工艺形成。在此情形下，界面层440可以具有与栅绝缘层442相同(或实质上相同或与其类似)的轮廓。
参照图46和图47，栅电极层446、缓冲层444和栅绝缘层442的上部可以通过例如CMP工艺平坦化直到可以暴露第一绝缘夹层435的顶表面。在平坦化工艺之后，包括界面层440、栅绝缘图案443、缓冲图案445和栅电极447的栅结构可以被限定在沟槽中。具有FinFET结构的NMOS晶体管或PMOS晶体管可以因此由栅结构和源/漏层430限定。
钝化层450可以形成在第一绝缘夹层435、栅间隔物420和栅结构上。钝化层450可以通过CVD工艺由基于氮化物的材料诸如硅氮化物或硅氮氧化物形成。钝化层450的覆盖栅结构的部分可以用作栅掩模。
参照图48和图49，钝化层450和第一绝缘夹层435可以被部分地蚀刻以形成接触孔455，源/漏层430通过接触孔455暴露。在一些实施方式中，当进行蚀刻工艺以形成接触孔455时，源/漏层430的上部可以被部分地去除。因此，接触孔455可以延伸到源/漏层430的上部中。
在示例实施方式中，硅化物层460可以形成在源/漏层430的通过接触孔455暴露的上部处。例如，金属层(例如由钴、镍等形成)可以形成在源/漏层430的通过接触孔455暴露的部分上，然后可以进行热处理诸如退火工艺以将金属层的接触源/漏层430的部分转变成金属硅化物(例如，钴硅化物、镍硅化物等)。金属层的未反应部分可以被去除，从而形成硅化物层460。
如图48所示，一个源/漏层430可以通过一个接触孔455暴露。然而，在一些实施方式中，多个源/漏层430可以通过共同的接触孔455暴露。例如，彼此邻近的至少两个源/漏层430可以通过在第二方向上延伸的接触孔455暴露。
参照图50和图51，电连接到源/漏层430的插塞465可以形成在接触孔455中。例如，充分地填充接触孔455的导电层可以形成在钝化层450上。导电层的上部可以通过CMP工艺平坦化直到可以暴露钝化层450的顶表面，从而形成插塞465。导电层可以由金属、金属氮化物或掺杂的多晶硅形成。在一些实施方式中，在形成导电层之前，包括金属氮化物诸如钛氮化物的阻挡层可以沿接触孔455的内壁形成。插塞465可以接触硅化物层460。因此，插塞465和源/漏层430之间的电阻可以由于硅化物层460的存在而降低。在一些实施方式中，插塞465可以在第二方向上延伸，并可以电连接到多个源/漏层430。
参照图52，下绝缘层470和下布线480可以通过与参照图1示出的工艺基本上相同或类似的工艺而形成在钝化层450和插塞465上。随后，可以进行与参照图1至8、图11至17、图18至23和/或图24至29示出的那些基本上相同或类似的后道工序(BEOL)工艺。
例如，可以进行与以上参照图2至图4描述的工艺基本上相同或类似的工艺。在示例实施方式中，例如包括第一蚀刻停止层510和第二蚀刻停止层520的多层蚀刻停止层可以形成在下绝缘层470和下布线480上。第二绝缘夹层530可以形成在该多层蚀刻停止层上。
如上所述，第一蚀刻停止层510可以由含金属的电介质材料诸如铝氮化物形成。第一蚀刻停止层510可以由于下布线480的金属成分和用于形成第一蚀刻停止层510的金属前驱体或靶的金属成分之间的亲和力而在下布线480上形成得较厚。第二蚀刻停止层520可以由非金属电介质材料诸如硅碳化物或硅碳氧化物形成，并可以沿第一蚀刻停止层510的轮廓共形地形成。第二绝缘夹层530可以由低k的基于硅氧化物的材料形成。
参照图53，第二绝缘夹层530和该多层蚀刻停止层可以被顺序地和部分地蚀刻以形成暴露下布线480的顶表面的开口，诸如第一开口540和第二开口545。例如，第一开口540可以通过双镶嵌工艺形成，并可以包括分别在其下部和上部处的通路孔和沟槽。下布线480的顶表面可以通过该通路孔暴露，通路孔的底部可以由下布线480的顶表面限定。该多层蚀刻停止层可以在下布线480上相对较厚，从而可以在形成第一开口540时防止下布线480的损伤。第二开口545可以例如部分地暴露下布线480的顶表面和下绝缘层470的顶表面。下绝缘层470和第一蚀刻停止层510之间的足够的蚀刻选择性可以被实现，从而可以形成第二开口545而不损坏下绝缘层470。
参照图54，可以进行与以上参照图7和图8描述的工艺基本上相同或类似的工艺。例如，导电的阻挡层可以沿第一开口540和第二开口545的侧壁和底部以及第二绝缘夹层530的顶表面形成。充分地填充第一开口540和第二开口545的金属层可以形成在导电的阻挡层上。导电的阻挡层和金属层的上部可以通过CMP工艺平坦化以分别在第一开口540和第二开口545中形成第一导电图案560和第二导电图案570。
第一导电图案560可以包括顺序地形成在第一开口540的内壁上的第一阻挡图案553和第一金属图案555。第一导电图案560可以延伸穿过第二绝缘夹层530、第二蚀刻停止层520和第一蚀刻停止层510以落在下布线480的顶表面上。第一导电图案560的通路部分可以在基本上垂直的方向上叠置在下布线480上，并可以不接触下绝缘层470的顶表面。
第二导电图案570可以包括顺序地形成在第二开口545的内壁上的第二阻挡图案552和第二金属图案554。第二导电图案570的底部可以接触下布线480的顶表面的一部分，并且还可以接触下绝缘层470的顶表面。第二导电图案570的底部可以与下布线480的顶表面错开。
根据以上描述的示例实施方式，包括不同类型的材料的多层蚀刻停止层可以被用于FinFET器件的BEOL工艺中，该FinFET器件包括精细线宽(例如在约20nm或10nm以下)的栅结构。因此，布线之间的介电常数或电容率可以被减小而不损坏下结构以改善FinFET器件的操作性能。
布线结构以及形成该布线结构的方法也可以应用于包括FinFET结构的逻辑器件、易失性存储器件诸如SRAM器件或DRAM器件、或非易失性存储器件诸如闪存器件、PRAM器件、MRAM器件、RRAM器件等。
根据以上描述的示例实施方式，多层蚀刻停止层可以包括第一蚀刻停止层和第二蚀刻停止层，其中第一蚀刻停止层可以包括例如金属氮化物，第二蚀刻停止层可以包括例如无机绝缘材料诸如硅碳化物。由于下导电图案的金属成分和用于形成第一蚀刻停止层的金属前驱体或靶的金属成分之间的亲和力，第一蚀刻停止层可以形成为在下导电图案上比在下绝缘层上厚。因此，可以防止介电常数由于多层蚀刻停止层而增大。此外，多层蚀刻停止层可以包括不同类型的材料以改善蚀刻选择性。因此，用于形成布线的开口可以被形成而不损坏下绝缘层和/或下导电图案。
以上是对示例实施方式的说明，将不被解释为对其进行限制。虽然已经描述了几个示例实施方式，但是本领域技术人员将容易地理解，在示例实施方式中可以有许多变形，而在实质上没有脱离本发明构思的新颖教导和优点。因此，所有这样的变形旨在被包括在如权利要求书所限定的本发明构思的范围内。在权利要求书中，装置加功能条款旨在涵盖在执行所述的功能时这里描述的结构，不仅涵盖结构等同物而且涵盖等同结构。因此，将理解，以上是对各种示例实施方式的说明，而不应被解释为限于所公开的特定示例实施方式，所公开的示例实施方式的变形以及其它的示例实施方式旨在被包括在权利要求书的范围内。
本申请要求享有2015年5月19日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2015-0069754号的优先权，其内容通过引用整体结合于此。

Claims (25)

1.一种布线结构，包括：
基板；
下绝缘层，在所述基板上；
下布线，在所述下绝缘层中；
多层蚀刻停止层，覆盖所述下布线和所述下绝缘层，其中在所述下布线上的所述多层蚀刻停止层的厚度大于在所述下绝缘层上的所述多层蚀刻停止层的厚度，所述多层蚀刻停止层包括：
第一蚀刻停止层，覆盖所述下布线并包括含金属的电介质材料；和
第二蚀刻停止层，在所述第一蚀刻停止层和所述下绝缘层上；
绝缘夹层，在所述第二蚀刻停止层上；以及
导电图案，延伸穿过所述绝缘夹层、所述第二蚀刻停止层和所述第一蚀刻停止层以电连接到所述下布线。
2.根据权利要求1所述的布线结构，其中所述第一蚀刻停止层包括电介质的金属氮化物。
3.根据权利要求2所述的布线结构，其中所述第一蚀刻停止层包括铝氮化物。
4.根据权利要求1所述的布线结构，其中所述第二蚀刻停止层包括非金属电介质材料。
5.根据权利要求4所述的布线结构，其中所述第二蚀刻停止层包括从由硅氧化物、硅碳化物、硅氮化物、硅氮氧化物、硅碳氮化物和硅碳氧化物组成的组中选择的至少一种。
6.根据权利要求5所述的布线结构，其中所述第二蚀刻停止层包括硅碳化物或硅碳氧化物。
7.根据权利要求1所述的布线结构，其中所述第一蚀刻停止层在所述下布线和所述下绝缘层上连续地延伸。
8.根据权利要求7所述的布线结构，其中所述第一蚀刻停止层包括形成在所述下布线上的第一部分和形成在所述下绝缘层上的第二部分，
其中所述第一部分比所述第二部分厚。
9.根据权利要求8所述的布线结构，其中所述第二蚀刻停止层具有沿所述第一蚀刻停止层的所述第一部分和所述第二部分的均匀的厚度。
10.根据权利要求8所述的布线结构，其中所述导电图案延伸穿过所述第一蚀刻停止层的所述第一部分以落在所述下布线上，并且
所述导电图案的底部接触所述下布线的顶表面。
11.根据权利要求8所述的布线结构，其中所述导电图案共同地延伸穿过所述第一蚀刻停止层的所述第一部分和所述第二部分，并且
所述导电图案接触所述下布线的顶表面和所述下绝缘层的顶表面。
12.根据权利要求11所述的布线结构，其中所述导电图案部分地交叠所述下布线的顶表面并与所述下布线错开。
13.根据权利要求1所述的布线结构，其中所述第一蚀刻停止层选择性地形成在所述下布线的顶表面上。
14.根据权利要求13所述的布线结构，其中所述导电图案落在所述下布线的所述顶表面上，并且
所述导电图案的底部接触所述下布线的所述顶表面。
15.一种布线结构，包括：
基板；
下绝缘层，在所述基板上；
下布线，在所述下绝缘层中；
第一蚀刻停止层，覆盖所述下布线和所述下绝缘层，所述第一蚀刻停止层在所述下布线上比在所述下绝缘层上相对更厚；
第二蚀刻停止层，在所述第一蚀刻停止层上，所述第二蚀刻停止层包括与所述第一蚀刻停止层的材料不同的材料；
绝缘夹层，在所述第二蚀刻停止层上；以及
导电图案，延伸穿过所述绝缘夹层、所述第二蚀刻停止层和所述第一蚀刻停止层并电连接到所述下布线。
16.根据权利要求15所述的布线结构，其中所述第一蚀刻停止层包括含金属的电介质材料，所述第二蚀刻停止层包括非金属电介质材料。
17.根据权利要求16所述的布线结构，其中所述第一蚀刻停止层包括铝氮化物，所述第二蚀刻停止层包括硅碳化物或硅碳氧化物。
18.根据权利要求15所述的布线结构，其中所述导电图案接触所述下布线的顶表面和所述下绝缘层的顶表面。
19.根据权利要求15所述的布线结构，其中
所述下布线包括多个下布线，
所述绝缘夹层包括顺序地形成在所述第二蚀刻停止层上的第一绝缘夹层和第二绝缘夹层，并且
所述导电图案包括：
第一导电图案，延伸穿过所述第一绝缘夹层并接触所述多个下布线中的一个下布线；以及
第二导电图案，延伸穿过所述第二绝缘夹层和所述第一绝缘夹层，并接触所述多个下布线中的另一个下布线。
20.根据权利要求19所述的布线结构，其中所述第二导电图案包括：
通路部分，形成在所述第一绝缘夹层中；和
布线部分，在所述第二绝缘夹层中且从所述通路部分延伸。
21.一种形成布线结构的方法，包括：
在基板上形成下绝缘层；
在所述下绝缘层中形成下布线；
形成覆盖所述下布线和所述下绝缘层的多层蚀刻停止层，其中在所述下布线上的所述多层蚀刻停止层的厚度大于在所述下绝缘层上的所述多层蚀刻停止层的厚度，并且其中形成所述多层蚀刻停止层包括：
在所述下布线上形成包括含金属的电介质材料的第一蚀刻停止层；和
在所述第一蚀刻停止层上形成包括非金属电介质材料的第二蚀刻停止层；
在所述第二蚀刻停止层上形成绝缘夹层；以及
形成穿过所述绝缘夹层、所述第二蚀刻停止层和所述第一蚀刻停止层的导电图案，使得所述导电图案电连接到所述下布线。
22.根据权利要求21所述的方法，其中所述第一蚀刻停止层通过其中使用金属靶或金属前驱体以及含氮的反应气体的沉积工艺形成。
23.根据权利要求22所述的方法，其中所述第一蚀刻停止层连续地形成在所述下布线和所述下绝缘层上，所述第一蚀刻停止层在所述下布线上比在所述下绝缘层上相对更厚。
24.根据权利要求21所述的方法，其中所述第二蚀刻停止层通过其中使用基于硅烷的材料和含碳的反应气体的沉积工艺形成。
25.一种半导体器件，包括：
由隔离层限定的多个有源图案；
栅结构，在所述有源图案上；
源/漏层，与所述栅结构相邻地形成在所述有源图案的上部处；
下绝缘层，在所述栅结构和所述有源图案上；
下布线，在所述下绝缘层中电连接到所述源/漏层；
多层蚀刻停止层，覆盖所述下布线和所述下绝缘层，其中在所述下布线上的所述多层蚀刻停止层的厚度大于在所述下绝缘层上的所述多层蚀刻停止层的厚度，所述多层蚀刻停止层包括：
第一蚀刻停止层，覆盖所述下布线并包括含金属的电介质材料；和
第二蚀刻停止层，在所述第一蚀刻停止层和所述下绝缘层上；
绝缘夹层，在所述第二蚀刻停止层上；以及
导电图案，延伸穿过所述绝缘夹层、所述第二蚀刻停止层和所述第一蚀刻停止层以电连接到所述下布线。
CN201610329900.XA 2015-05-19 2016-05-18 布线结构、形成布线结构的方法以及半导体器件 Active CN106169439B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150069754A KR102462134B1 (ko) 2015-05-19 2015-05-19 배선 구조물, 배선 구조물 형성 방법, 반도체 장치 및 반도체 장치의 제조 방법
KR10-2015-0069754 2015-05-19

Publications (2)

Publication Number Publication Date
CN106169439A true CN106169439A (zh) 2016-11-30
CN106169439B CN106169439B (zh) 2021-11-02

Family

ID=57324908

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610329900.XA Active CN106169439B (zh) 2015-05-19 2016-05-18 布线结构、形成布线结构的方法以及半导体器件

Country Status (3)

Country Link
US (1) US10229876B2 (zh)
KR (1) KR102462134B1 (zh)
CN (1) CN106169439B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390273A (zh) * 2017-08-02 2019-02-26 三星电子株式会社 半导体器件
CN109841623A (zh) * 2017-11-28 2019-06-04 三星电子株式会社 半导体存储器件
CN110060955A (zh) * 2018-01-18 2019-07-26 联华电子股份有限公司 半导体元件及其制作方法
CN110085586A (zh) * 2018-01-25 2019-08-02 三星电子株式会社 半导体器件
CN110739304A (zh) * 2018-07-20 2020-01-31 三星电子株式会社 半导体装置及其制造方法
CN112271254A (zh) * 2020-10-27 2021-01-26 长江先进存储产业创新中心有限责任公司 相变存储器及相变存储器的制作方法
CN113113409A (zh) * 2020-01-10 2021-07-13 夏泰鑫半导体(青岛)有限公司 半导体器件的制造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659864B2 (en) 2015-10-20 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for forming self-aligned via with selectively deposited etching stop layer
US10211097B2 (en) * 2015-12-30 2019-02-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9893062B2 (en) * 2016-04-28 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
CN105702586B (zh) * 2016-04-28 2019-06-07 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板、其制作方法及显示装置
US10685873B2 (en) * 2016-06-29 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer for semiconductor devices
US9793156B1 (en) * 2016-09-12 2017-10-17 International Business Machines Corporation Self-aligned low resistance metallic interconnect structures
KR102593707B1 (ko) * 2016-10-05 2023-10-25 삼성전자주식회사 반도체 장치
KR102336827B1 (ko) * 2017-06-08 2021-12-09 삼성전자주식회사 반도체 장치
US10535816B2 (en) * 2017-11-22 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Via structure, MRAM device using the via structure and method for fabricating the MRAM device
US11348828B2 (en) * 2017-11-23 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method of forming the same
US10468297B1 (en) 2018-04-27 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-based etch-stop layer
US11069526B2 (en) * 2018-06-27 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Using a self-assembly layer to facilitate selective formation of an etching stop layer
JP2020043163A (ja) * 2018-09-07 2020-03-19 キオクシア株式会社 半導体装置
KR20210065848A (ko) * 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
US11581452B2 (en) * 2020-01-10 2023-02-14 Newport Fab, Llc Semiconductor structure having group III-V device on group IV substrate and contacts with precursor stacks
US11189568B2 (en) * 2020-04-29 2021-11-30 International Business Machines Corporation Top via interconnect having a line with a reduced bottom dimension
KR20210155868A (ko) * 2020-06-16 2021-12-24 삼성전자주식회사 반도체 소자
US11450608B2 (en) * 2020-08-07 2022-09-20 Samsung Electronics Co., Ltd. Integrated circuit devices including metal wires having etch stop layers on sidewalls thereof
US20220406656A1 (en) * 2021-06-17 2022-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6207574B1 (en) * 1998-07-13 2001-03-27 Samsung Electronics Co., Ltd. Method for fabricating a DRAM cell storage node
US6562711B1 (en) * 2002-06-28 2003-05-13 Intel Corporation Method of reducing capacitance of interconnect
US20090236748A1 (en) * 2005-12-14 2009-09-24 Hyuk Park Semiconductor device and method of manufacturing a semiconductor device
US20140264880A1 (en) * 2013-03-14 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
US20150037980A1 (en) * 2013-08-01 2015-02-05 Sangho Rha Semiconductor devices including a capping layer and methods of forming semiconductor devices including a capping layer

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6350672B1 (en) * 1997-07-28 2002-02-26 United Microelectronics Corp. Interconnect structure with gas dielectric compatible with unlanded vias
JPH11168142A (ja) 1997-12-02 1999-06-22 Oki Electric Ind Co Ltd 半導体装置におけるビアホールの形成方法
US6143638A (en) * 1997-12-31 2000-11-07 Intel Corporation Passivation structure and its method of fabrication
US7061111B2 (en) 2000-04-11 2006-06-13 Micron Technology, Inc. Interconnect structure for use in an integrated circuit
JP3449998B2 (ja) 2000-10-05 2003-09-22 沖電気工業株式会社 半導体装置におけるコンタクトホールの形成方法
JP2002252184A (ja) 2001-02-22 2002-09-06 Sony Corp 半導体装置およびその製造方法
FR2846789B1 (fr) 2002-11-05 2005-06-24 St Microelectronics Sa Dispositif semi-conducteur a transistors mos a couche d'arret de gravure ayant un stress residuel ameliore et procede de fabrication d'un tel dispositif semi-conducteur
US7294565B2 (en) * 2003-10-01 2007-11-13 International Business Machines Corporation Method of fabricating a wire bond pad with Ni/Au metallization
US20070013070A1 (en) 2005-06-23 2007-01-18 Liang Mong S Semiconductor devices and methods of manufacture thereof
DE102007004867B4 (de) 2007-01-31 2009-07-30 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erhöhen der Zuverlässigkeit von kupferbasierten Metallisierungsstrukturen in einem Mikrostrukturbauelement durch Anwenden von Aluminiumnitrid
KR20080099615A (ko) 2007-05-10 2008-11-13 주식회사 하이닉스반도체 캐패시터의 제조 방법
US20100252930A1 (en) * 2009-04-01 2010-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Improving Performance of Etch Stop Layer
US9627250B2 (en) * 2013-03-12 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for back end of line semiconductor device processing
TW201532247A (zh) * 2013-10-16 2015-08-16 Conversant Intellectual Property Man Inc 形成嵌入動態隨機存取記憶體電容器的成本效益佳的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6207574B1 (en) * 1998-07-13 2001-03-27 Samsung Electronics Co., Ltd. Method for fabricating a DRAM cell storage node
US6562711B1 (en) * 2002-06-28 2003-05-13 Intel Corporation Method of reducing capacitance of interconnect
US20090236748A1 (en) * 2005-12-14 2009-09-24 Hyuk Park Semiconductor device and method of manufacturing a semiconductor device
US20140264880A1 (en) * 2013-03-14 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
US20150037980A1 (en) * 2013-08-01 2015-02-05 Sangho Rha Semiconductor devices including a capping layer and methods of forming semiconductor devices including a capping layer

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390273A (zh) * 2017-08-02 2019-02-26 三星电子株式会社 半导体器件
CN109390273B (zh) * 2017-08-02 2023-09-22 三星电子株式会社 半导体器件
CN109841623A (zh) * 2017-11-28 2019-06-04 三星电子株式会社 半导体存储器件
CN109841623B (zh) * 2017-11-28 2024-05-07 三星电子株式会社 半导体存储器件
CN110060955A (zh) * 2018-01-18 2019-07-26 联华电子股份有限公司 半导体元件及其制作方法
CN110060955B (zh) * 2018-01-18 2021-11-30 联华电子股份有限公司 半导体元件及其制作方法
CN110085586A (zh) * 2018-01-25 2019-08-02 三星电子株式会社 半导体器件
US11948888B2 (en) 2018-01-25 2024-04-02 Samsung Electronics Co., Ltd. Semiconductor device
CN110739304A (zh) * 2018-07-20 2020-01-31 三星电子株式会社 半导体装置及其制造方法
CN113113409A (zh) * 2020-01-10 2021-07-13 夏泰鑫半导体(青岛)有限公司 半导体器件的制造方法
CN113113409B (zh) * 2020-01-10 2022-09-20 夏泰鑫半导体(青岛)有限公司 半导体器件的制造方法
CN112271254A (zh) * 2020-10-27 2021-01-26 长江先进存储产业创新中心有限责任公司 相变存储器及相变存储器的制作方法

Also Published As

Publication number Publication date
CN106169439B (zh) 2021-11-02
KR102462134B1 (ko) 2022-11-02
US10229876B2 (en) 2019-03-12
US20160343660A1 (en) 2016-11-24
KR20160136062A (ko) 2016-11-29

Similar Documents

Publication Publication Date Title
CN106169439A (zh) 布线结构、形成布线结构的方法以及半导体器件
US11935835B2 (en) Methods of manufacturing semiconductor devices
CN109427775B (zh) 集成电路及其形成方法
TWI645461B (zh) 半導體元件及其製造方法
KR101570945B1 (ko) 수직 트랜지스터 디바이스들을 포함하는 반도체 디바이스 구조들, 수직 트랜지스터 디바이스들의 어레이들, 및 제조 방법들
US9865594B2 (en) Semiconductor devices
CN105810681B (zh) 堆叠器件以及相关的布局结构
CN106531719B (zh) 包括接触塞的半导体装置
CN106252410A (zh) 包括具有间隙或空隙的栅极间隔件的器件及其形成方法
TWI595567B (zh) 環繞式垂直閘極裝置與其製造方法
KR20180121826A (ko) 반도체 디바이스 및 방법
US20160343708A1 (en) Semiconductor devices and methods of manufacturing the same
US11658220B2 (en) Drain side recess for back-side power rail device
US10388651B2 (en) Shallow trench isolation recess process flow for vertical field effect transistor fabrication
US9812450B2 (en) Semiconductor devices and methods of manufacturing the same
US10510867B2 (en) FinFETs and methods of forming the same
US9773699B2 (en) Methods of forming wiring structures including a plurality of metal layers
US11594410B2 (en) Treatment for adhesion improvement
TWI691020B (zh) 在垂直式ｆｉｎｆｅｔ的主動區形成閘極接觸的方法以及藉此而形成的結構
CN107230659A (zh) 制造半导体器件的方法
US12009200B2 (en) Treatment for adhesion improvement
KR102598768B1 (ko) 자기 정렬된 콘택트를 위한 하이브리드 막 방식
US11948981B2 (en) Seam-filling of metal gates with Si-containing layers
US20230045415A1 (en) Semiconductor device and method for forming the same
WO2024041861A1 (en) Backside and frontside contacts for semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant