CN106067465B - 半导体器件及其制造方法、具有其的存储单元和电子设备 - Google Patents

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Abstract

一种半导体器件包括：衬底，包括有源区和隔离有源区的器件隔离区；以及掩埋位线和埋栅电极，形成在衬底中。器件隔离区包括在第一方向上延伸的第一器件隔离区以及在与第一方向交叉的第二方向上延伸且具有形成的空气隙的第二器件隔离区。

Description

半导体器件及其制造方法、具有其的存储单元和电子设备
相关申请的交叉引用
本申请要求于2015年4月20日提交的第10-2015-0055435号韩国专利申请的优先权，该韩国专利申请通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件，更具体地，涉及一种具有空气隙的半导体器件、制造其的方法、具有其的存储单元和具有其的电子设备。
背景技术
随着半导体器件变得更加高度集成，相邻导电结构之间的寄生电容对半导体器件的性能施加更多的影响。
发明内容
本发明的一个实施例针对一种相邻导电结构之间的寄生电容被抑制的半导体器件以及用于制造其的方法。
本发明的另一个实施例针对具有改善的刷新特性的存储单元。
本发明的又一个实施例针对具有改善的性能的电子设备。
根据本发明的一个实施例，半导体器件可以包括：有源区以及隔离有源区的器件隔离区；以及掩埋位线和埋栅电极，形成在半导体衬底中。器件隔离区可以包括：第一器件隔离区，在第一方向上延伸；以及第二器件隔离区，在与第一方向交叉的第二方向上延伸，且具有空气隙。
有源区可以具有第一方向上的长度和第二方向上的宽度，第一器件隔离区可以在第二方向上定位于相邻的有源区之间，第二器件隔离区可以在第一方向上定位于相邻的有源区之间。半导体器件还可以包括在第一方向上延伸的第一隔离沟槽，第一器件隔离区可以形成在第一隔离沟槽中。半导体器件还可以包括在第二方向上延伸的第二隔离沟槽，第二器件隔离区可以形成在第二隔离沟槽中。第二隔离沟槽可以包括上隔离沟槽以及可具有泡状且可比上隔离沟槽宽的下隔离沟槽，空气隙可以形成在下隔离沟槽中。半导体器件还可以包括：栅极沟槽，包括底表面、第一侧表面以及与第一侧表面相对的第二侧表面，埋栅电极可以形成在栅极沟槽中。栅极沟槽可以包括在第二方向上延伸的第一沟槽以及起始于第一沟槽并在第一方向上延伸的第二沟槽和第三沟槽。埋栅电极可以包括掩埋在栅极沟槽的第一沟槽中的第一电极、掩埋在栅极沟槽的第二沟槽中的第二电极以及掩埋在栅极沟槽的第三沟槽中的第三电极。半导体器件还可以包括在与第一方向和第二方向交叉的第三方向上延伸的位线沟槽，掩埋位线可以形成在位线沟槽中。半导体器件还可以包括在掩埋位线之下的基体沟槽以及形成在基体沟槽中的穿通阻止层，穿通阻止层可以定位在有源区中。有源区包括基体和在基体之上垂直地延伸的柱子，柱子可以包括电耦接至位线的第一结区、相对于第一结区垂直地定位的第二结区以及定位在第一结区与第二结区之间且与埋栅电极重叠的沟道。半导体器件还可以包括电耦接至第二结区的存储元件。
根据本发明的另一个实施例，半导体器件可以包括：半导体衬底，包括有源区以及隔离有源区的器件隔离区；以及掩埋位线和埋栅电极，形成在衬底中，器件隔离区可以包括在第一方向上延伸且具有第一空气隙的第一器件隔离区以及在与第一方向交叉的第二方向上延伸且具有第二空气隙的第二器件隔离区，有源区可以由第一器件隔离区和第二器件隔离区来限定。
有源区可以具有第一方向上的长度和第二方向上的宽度，第一器件隔离区可以在第二方向上定位于相邻的有源区之间，第二器件隔离区可以在第一方向上定位于相邻的有源区之间。半导体衬底包括在第一方向上延伸的线型第一隔离沟槽，第一器件隔离区可以形成在第一隔离沟槽中。半导体衬底还包括在第二方向上延伸的第二隔离沟槽，第二器件隔离区可以形成在第二隔离沟槽中。第二隔离沟槽可以包括上隔离沟槽以及可具有泡状且可比上隔离沟槽宽的下隔离沟槽，第一空气隙可以形成在下隔离沟槽中。半导体衬底还包括：栅极沟槽，包括底表面、第一侧表面以及与第一侧表面相对的第二侧表面，栅电极可以形成在栅极沟槽中。栅极沟槽可以包括在第一方向上延伸的第一沟槽以及起始于第一沟槽并在与第一方向交叉的第二方向上延伸的第二沟槽和第三沟槽。栅电极可以包括形成在栅极沟槽的第一沟槽中的第一电极、形成在栅极沟槽的第二沟槽中的第二电极以及形成在栅极沟槽的第三沟槽中的第三电极。半导体衬底还包括在与第一方向和第二方向交叉的第三方向上延伸的位线沟槽，掩埋位线可以形成在位线沟槽中。半导体器件还可以包括在掩埋位线之下的基体沟槽以及形成在基体沟槽中的穿通阻止层。半导体衬底还包括柱子，柱子可以包括电耦接至掩埋位线的第一结区、相对于第一结区垂直地定位的第二结区以及定位在第一结区与第二结区之间并与栅电极重叠的垂直沟道。半导体器件还可以包括电耦接至第二结区的存储元件。
根据本发明的又一个实施例，一种用于制造半导体器件的方法可以包括：通过刻蚀半导体衬底形成线型有源区；通过切割线型有源区来形成多个岛型有源区和隔离沟槽；在隔离沟槽中形成具有空气隙的器件隔离区；以及形成被形成在岛型有源区中的掩埋位线和埋栅电极。
形成隔离沟槽可以包括：通过刻蚀线型有源区来形成上隔离沟槽；在上隔离沟槽的侧壁上形成间隔物；以及通过间隔物作为刻蚀掩膜而各向同性地刻蚀上隔离沟槽的底表面来形成泡型下隔离沟槽。形成器件隔离区可以包括：在隔离沟槽的表面之上形成内衬层以通过该内衬层来在下隔离沟槽中形成空气隙；以及在该内衬层之上形成隔离介电层。
根据本发明的又一个实施例，一种用于制造半导体器件的方法可以包括：通过刻蚀半导体衬底来形成线型有源区和第一隔离沟槽；在第一隔离沟槽中形成包括凹进的初步空气层的第一器件隔离区；通过切割线型有源区和第一隔离沟槽来形成多个岛型有源区和第二隔离沟槽；在第二隔离沟槽中形成具有第一空气隙的第二器件隔离区；形成被形成在岛型有源区中的掩埋位线和埋栅电极；以及通过去除凹进的初步空气层来在第一器件隔离区中形成第二空气隙。
形成第一器件隔离区可以包括：在第一隔离沟槽的表面之上形成内衬层；在内衬层之上形成填充第一隔离沟槽的初步空气层；通过凹进初步空气层来形成凹进的初步空气层；以及将隔离介电层填充在凹进的初步空气层之上。凹进的初步空气层可以由硅锗形成。形成第二器件隔离区可以包括：通过刻蚀线型有源区来形成上隔离沟槽；在上隔离沟槽的侧壁上形成间隔物；通过间隔物作为刻蚀掩膜而各向同性地刻蚀上隔离沟槽的底表面来形成泡型下隔离沟槽；在下隔离沟槽的表面之上形成内衬层以通过内衬层来在下隔离沟槽中形成第一空气隙；以及在内衬层之上形成隔离介电层。形成掩埋位线和埋栅电极可以包括：通过刻蚀岛型有源区以及第一隔离区和第二隔离区来形成位线沟槽以及根据位线沟槽而彼此间隔开的成对的初步柱子；在位线沟槽中形成掩埋位线；通过刻蚀初步柱子来形成栅极沟槽以及由栅极沟槽彼此间隔开的成对的柱子；以及形成与柱子的侧壁重叠且形成在栅极沟槽中的埋栅电极。形成栅极沟槽包括：通过执行使柱子的侧表面暴露的湿法加宽工艺来形成在第一方向上延伸的第一沟槽以及起始于第一沟槽并在与第一方向交叉的第二方向上延伸的第二沟槽和第三沟槽。形成埋栅电极包括：形成埋栅电极以包括掩埋在栅极沟槽的第一沟槽中的第一电极、掩埋在栅极沟槽的第二沟槽中的第二电极以及掩埋在栅极沟槽的第三沟槽中的第三电极。
附图说明
图1是图示根据第一实施例的器件隔离区的截面图。
图2A是图示根据第一实施例的半导体器件的平面图。
图2B是沿着图2A的A-A’线、B-B’线和C-C’线截取得到的截面图。
图3A至图3I是图示根据实施例的用于形成半导体器件的平行有源区的方法的视图。
图4A至图4I是沿图3A至图3I的A-A’线和B-B’线截取得到的截面图。
图5A至图5H是图示根据实施例的用于形成半导体器件的掩埋(buried)位线的方法的视图。
图6A至图6H是沿图5A至图5H的A-A’线、B-B’线和C-C’线截取得到的截面图。
图7A至图7G是图示根据实施例的用于形成半导体器件的栅电极的方法的视图。
图8A至图8G是沿图7A至图7F的A-A’线和B-B’线截取得到的截面图。
图9是图示根据第二实施例的器件隔离区的截面图。
图10A至图10G是图示根据实施例的用于制造半导体器件的方法的视图。
图11A至图11H是图示根据第二实施例的用于形成半导体器件的掩埋位线的方法的视图。
图12A至图12G是图示根据第二实施例的用于形成半导体器件的栅电极的视图。
具体实施方式
下面将参照附图来更详细地描述本发明的示例性实施例。然而，本发明可以以不同形式来实施，而不应当被解释为局限于本文中阐述的实施例。相反地，这些实施例被提供使得本公开将彻底且完整，且这些实施例将把本发明的范围充分地传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。
附图不一定按比例，且在某些情况下，可以夸大比例以清楚地示出实施例的特征。当第一层被陈述为“在”第二层“上”或“在”衬底“上”时，其不仅指第一层直接形成在第二层或衬底上的情况，也指在第一层与第二层或衬底之间存在第三层的情况。
图1是图示根据第一实施例的器件隔离区的截面图。
参见图1，器件隔离区和有源区ACT可以形成在衬底S中。器件隔离区可以包括第一器件隔离区I1和第二器件隔离区I2。有源区ACT可以由第一器件隔离区I1和第二器件隔离区I2来限定。第一器件隔离区I1可以在第一方向①上延伸，第二器件隔离区I2可以在与第一方向交叉的第二方向②上延伸。第一器件隔离区I1可以通过第二器件隔离区I2而变得不连续。第一器件隔离区I1和第二器件隔离区I2可以为通过沟槽刻蚀形成的浅沟槽隔离(STI)区。第一器件隔离区I1和第二器件隔离区I2可以通过将介电材料分别填充在隔离沟槽中来形成。第一器件隔离区I1和第二器件隔离区I2可以由相同的材料或不同的材料来形成。例如，第一器件隔离区I1和第二器件隔离区I2中的每个可以包括氧化硅、氮化硅及其组合中的一种或更多种。第二器件隔离区I2可以具有空气隙AG。
有源区ACT可以为岛型有源区。多个有源区ACT可以排列在第一方向①和第二方向②上，第一器件隔离区I1可以在第二方向上介于相邻的有源区ACT之间。多个有源区ACT可以在第一方向上以第一均匀间隔以及在第二方向上以第二均匀间隔彼此间隔开，且可以为大约相同的大小。有源区ACT可以在第一方向和第二方向上延伸。第二器件隔离区I2可以在第一方向上定位在多个有源区ACT之间。第一器件隔离区I1可以在第二方向上定位在多个有源区ACT之间。在下文中，将对有源区ACT中的一个有源区进行描述。
根据图1，具有空气隙AG的第二器件隔离区I2可以在第一方向上定位在相邻的有源区ACT之间。因此，可以减小相邻的有源区ACT之间的寄生电容C。
在有源区ACT中可以形成各种半导体器件。
在下文中，将描述根据第一实施例的半导体器件的示例。
图2A是根据第一实施例的半导体器件的平面图。图2B是沿图2A的A-A’线、B-B’线和C-C’线截取得到的截面图。半导体器件200可以包括存储单元。
半导体器件200可以包括衬底100。衬底100可以包括半导体衬底。衬底100可以由含硅材料形成。衬底100可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、其组合以及其多层中的一种或更多种。衬底100可以包括诸如锗的半导体材料。衬底100可以包括III/V族半导体材料中的一种或更多种，例如，诸如GaAs的化合物半导体衬底。衬底100可以包括绝缘体上硅(SOI)衬底。
器件隔离区和有源区102I可以形成在衬底100中。器件隔离区可以包括第一器件隔离区I1和第二器件隔离区I2。有源区102I可以由第一器件隔离区I1和第二器件隔离区I2来限定。衬底100在有源区102I之下的部分可以变成块体101。第一器件隔离区I1可以在第一方向①上延伸，第二器件隔离区I2可以在与第一方向①交叉的第二方向②上延伸。第一器件隔离区I1可以通过第二器件隔离区I2而变得不连续。第一器件隔离区I1和第二器件隔离区I2可以为通过沟槽刻蚀形成的浅沟槽隔离(STI)区。第一器件隔离区I1和第二器件隔离区I2可以通过将介电材料分别填充在隔离沟槽103和104中来形成。第一器件隔离区I1和第二器件隔离区I2可以由相同的材料或不同的材料形成。例如，第一器件隔离区I1和第二器件隔离区I2中的每个可以包括氧化硅、氮化硅以及其组合中的一种或更多种。第二器件隔离区I2可以包括间隔物105、第二内衬106、第一隔离介电层107和第二隔离介电层108。第二器件隔离区I2可以形成在第二隔离沟槽104中。空气隙109可以形成在第二器件隔离区I2中。第一器件隔离区I1可以包括第一内衬110和第一隔离介电层111。
有源区102I可以为岛型有源区。多个有源区102I可以在第一方向和第二方向上排列，第一器件隔离区I1在第二方向上介于相邻的有源区102I之间。多个有源区102I可以在第一方向上以第一均匀间隔以及在第二方向上以第二均匀间隔彼此间隔开，且可以大约为相同的大小。有源区102I可以在第一方向和第二方向上延伸。第二器件隔离区I2可以在第一方向上定位在多个有源区120I之间。第一器件隔离区I1可以在第二方向上定位在多个有源区102I之间。在下文中，将对有源区102I中的一个有源区进行描述。有源区102I可以包括第一柱子P1和第二柱子P2。第一柱子P1和第二柱子P2可以形成对称的对。第一柱子P1和第二柱子P2中的每个柱子的一个侧表面可以接触第二器件隔离区。
衬底100可以包括多个沟槽。沟槽可以包括位线沟槽112、位线沟槽112之上的栅极沟槽113以及位线沟槽112之下的基体沟槽114。位线沟槽112可以在第三方向③上延伸。第三方向③可以为与第一方向①和第二方向②交叉的方向。栅极沟槽113可以在第二方向②上延伸。第二方向②可以为与第一方向①和第三方向③交叉的方向。基体沟槽114可以在第一方向上延伸，且其延伸可以与有源区102I相同。
第一柱子P1和第二柱子P2可以由栅极沟槽113彼此间隔开。
掩埋位线115可以形成在位线沟槽112中。位线覆盖层116可以形成在掩埋位线115上。掩埋位线115可以包括低电阻率金属。掩埋位线115可以包括钨。位线覆盖内衬117可以定位在位线覆盖层116与位线沟槽112之间。位线覆盖层116和117可以包括介电材料。位线覆盖层116和117可以包括氧化硅、氮化硅以及其组合中的一种或更多种。位线覆盖层116可以覆盖掩埋位线115的顶表面。因此，掩埋位线115可以被掩埋在衬底100中。穿通阻止(punch-through prevention)层118可以形成在掩埋位线115之下。穿通阻止层118可以由介电材料形成。穿通阻止层118可以防止相邻掩埋位线115之间的穿通。穿通阻止层118允许掩埋位线115浮离衬底100的块体101。
栅极沟槽113可以将第一柱子P1与第二柱子P2分开。成对的栅电极G1和G2可以形成在栅极沟槽113中。在成对的栅电极G1和G2之中，第一栅电极G1可以与第一柱子P1的侧表面重叠，第二栅电极G2可以与第二柱子P2的侧表面重叠。第一栅电极G1与第二栅电极G2可以彼此对称。
栅极介电层119可以形成在第一柱子P1和第二柱子P2的侧壁上。第一栅电极G1和第二栅电极G2可以被栅极覆盖层120覆盖。第一栅电极G1和第二栅电极G2的顶表面可以定位在比第一柱子P1和第二柱子P2的顶表面低的水平处。栅极覆盖层120的顶表面可以与第一柱子P1和第二柱子P2的顶表面处于同一水平。由于第一栅电极G1和第二栅电极G2定位在栅极沟槽113中，且被栅极覆盖层120覆盖，因此第一栅电极G1和第二栅电极G2可以变成掩埋结构。因此，第一栅电极G1和第二栅电极G2可以为埋栅电极。半导体器件200可以应用到存储单元。因此，第一栅电极G1和第二栅电极G2可以变成掩埋字线。
栅极介电层119可以形成在栅极沟槽113的侧壁上。即，栅极介电层119可以覆盖栅极沟槽113。而且，栅极介电层119可以覆盖第一柱子P1和第二柱子P2的下部侧表面和上部侧表面。栅极介电层119可以包括氧化硅、氮化硅、氮氧化硅、高k材料以及其组合中的一种或更多种。高k材料可以包括具有比氧化硅的介电常数高的介电常数的材料。例如，高k材料可以包括具有高于3.9的介电常数的材料。又例如，高k材料可以包括具有高于10的介电常数的材料。在又一个示例中，高k材料可以包括具有10至30的介电常数的材料。高k材料可以包括一种或更多种金属元素。高k材料可以包括含铪材料。含铪材料可以包括氧化铪、氧化硅铪、氮氧化硅铪以及其组合中的一种或更多种。在另一个实施例中，高k材料可以包括氧化镧、氧化铝镧、氧化锆、氧化硅锆、氮氧化硅锆、氧化铝以及其组合中的一种或更多种。在另一个实施例中，可以使用本领域已知的其他高k材料。
第一栅电极G1和第二栅电极G2的底表面可以接触位线覆盖层116。即，位线覆盖层116可以定位在第一栅电极G1和第二栅电极G2与位线115之间。第一栅电极G1和第二栅电极G2可以与第一柱子P1和第二柱子P2的侧表面重叠。
第一结区121和第二结区122可以形成在第一柱子P1和第二柱子P2中。第一结区121可以定位在第一柱子P1和第二柱子P2的下部中，第二结区122可以定位在第一柱子P1和第二柱子P2的上部中。第一结区121可以电耦接至掩埋位线115。第一结区121可以定位在比第二结区122的水平低的水平处。在第一结区121与第二结区122之间可以形成垂直沟道VC。第一结区121和第二结区122可以用导电类型的杂质来掺杂。例如，导电类型的杂质可以包括磷(P)、砷(As)、锑(Sb)和硼(B)中的一种或更多种。第一结区121和第二结区122可以用同一导电类型的杂质来掺杂。第一结区121和第二结区122可以分别对应于源极区和漏极区。
第一栅电极G1和第二栅电极G2可以包括低电阻率金属材料。而且，第一栅电极G1和第二栅电极G2可以包括功函数材料与低电阻率金属材料的层叠。
第一栅电极G1和第二栅电极G2中的每个可以包括第一电极E1至第三电极E3。第一电极E1可以在第二方向②上延伸，第二电极E2和第三电极E3可以起始于第一电极E1。第二电极E2和第三电极E3可以在第一方向①上延伸。第一电极E1至第三电极E3可以围绕第一柱子P1和第二柱子P2的三个或更多个侧表面。第一电极E1可以在与掩埋位线115交叉的方向上，第二电极E2和第三电极E3可以定位在相邻的第一柱子P1之间或在相邻的第二柱子P2之间。
栅极沟槽113可以为在任意一个方向上延伸的线型。栅极沟槽113可以包括第一沟槽T1至第三沟槽T3。第一电极E1可以形成在第一沟槽T1中，第二电极E2和第三电极E3可以分别形成在第二沟槽T2和第三沟槽T3中。
在下文中，将详细描述第二器件隔离区I2。
第二器件隔离区I2可以包括间隔物105、第二内衬106以及第二隔离介电层107和第三隔离介电层108。第二器件隔离区I2可以形成在第二隔离沟槽104中。第二器件隔离区I2可以在其中具有空气隙109。空气隙109可以在第一方向上独自地定位在相邻的有源区102I之间。即，相邻的空气隙109可以分开地形成。
如上所述，空气隙109可以在第一方向上定位在相邻的有源区102I之间。这样，在第一方向上相邻的有源区102I之间的寄生电容可以减小。空气隙109可以具有与掩埋位线115重叠的高度。因此，相邻的掩埋位线115之间的寄生电容可以减小。
在下文中，将描述根据第一实施例的半导体器件的制造方法。出于方便的原因，将分别参照图3A至图4I、图5A至图6H以及图7A至图8G来对制备部分1至3进行单独的描述。制备部分1涉及用于形成平行有源区的方法，制备部分2涉及用于形成掩埋位线(BBL)的方法，制备部分3涉及用于形成埋栅电极(BG)的方法。
图3A至图3I是图示用于形成半导体器件的平行有源区的方法的示例的示图。图4A至图4I是沿图3A至图3I中的A-A’线和B-B’线截取得到的截面图。
如图3A和图4A中所示，可以准备衬底10。衬底10可以包括适用于半导体处理的材料。衬底10可以包括半导体衬底。衬底10可以包括含硅材料。衬底10可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、其组合以及其多层中的一种或更多种。衬底10可以包括诸如锗的半导体材料。衬底10可以包括III/V族半导体材料中的一种或更多种，例如，诸如GaAs的化合物半导体衬底。衬底10可以包括绝缘体上硅(SOI)衬底。
可以在衬底10上形成第一硬掩膜层12。可以在第一硬掩膜层12中形成多个线型开口12A。为了形成多个线型开口12A，通过使用掩膜(未示出)来刻蚀第一硬掩膜层12。可以通过间隔图案技术(spacer pattern technology，SPT)来形成多个线型开口12A。第一硬掩膜层12可以由对衬底10具有刻蚀选择比的材料形成。例如，第一硬掩膜层12可以包括氮化硅。虽然未示出，但还可以在第一硬掩膜层12与衬底10之间形成缓冲层或衬垫(pad)层。
可以形成第一隔离沟槽13。可以通过使用具有线型开口12A的第一硬掩膜层12作为刻蚀掩膜来刻蚀衬底10。这样，第一隔离沟槽13可以形成且为线型。在衬底10中可以通过第一隔离沟槽13来限定线型有源区14L。线型有源区14L之间的空间可以变为第一隔离沟槽13。线型有源区14L和第一隔离沟槽13可以在第一方向①上延伸。衬底10的未被执行用于形成线型有源区14L和第一隔离沟槽13的工艺的底部为块体11。
如图3B和图4B中所示，可以在第一隔离沟槽13上形成第一内衬层15A。第一内衬层15A可以由氧化硅形成。第一内衬层15A可以通过热氧化工艺或沉积工艺来形成。在另一个实施例中，第一内衬层15A可以形成为双层结构。例如，第一内衬层15A可以形成为氧化硅与氮化硅的层叠。
可以形成初步第一隔离介电层16A。初步第一隔离介电层16A可以由介电材料形成。初步第一隔离介电层16A可以包括氧化硅、氮化硅以及其组合中的一种或更多种。可以使用化学气相沉积(CVD)工艺或其他沉积工艺来用介电材料填充第一隔离沟槽13。初步第一隔离介电层16A可以包括旋涂电介质(SOD)。
如图3C和图4C中所示，可以形成第一隔离介电层16。可以对初步第一隔离介电层16A执行平坦化工艺(诸如化学机械抛光(CMP))。这样，可以形成填充第一隔离沟槽13的第一隔离介电层16。在初步第一隔离介电层16A的平坦化工艺中，第一内衬层15A的一部分可以被平坦化。例如，可以平坦化初步第一隔离介电层16A和第一内衬层15A直到第一硬掩膜层12的顶表面暴露。这样，第一隔离介电层16和第一内衬15可以保留在第一隔离沟槽13中。
第一器件隔离区I1可以通过以上工艺来形成。第一器件隔离区I1可以包括第一内衬15和第一隔离介电层16。第一器件隔离区I1可以形成在第一隔离沟槽13中。线型有源区14L与第一器件隔离区I1可以交替地形成。线型有源区14L的线宽可以与第一器件隔离区I1的线宽相同。线型有源区14L和第一器件隔离区13可以在第一方向①上延伸。
如图3D和图4D中所示，可以按均匀长度单位来切割线型有源区14L。为了切割线型有源区14L，可以使用切割掩膜17。切割掩膜17可以具有多个线型开口17A。多个线型开口17A可以在第二方向②上延伸。切割掩膜17可以在与线型有源区14L交叉的方向上延伸。切割掩膜17可以包括光敏膜图案。
可以使用切割掩膜17作为刻蚀掩膜来刻蚀第一硬掩膜层12、线型有源区14L和第一器件隔离区I1。这样，线型有源区14L与第一器件隔离区I1可以被切割为形成上第二隔离沟槽18U。上第二隔离沟槽18U可以在第二方向②上延伸。
如图3E和图4E中所示，可以去除切割掩膜17。
可以在上第二隔离沟槽18U的侧壁上形成间隔物19。为了形成间隔物19，可以沉积介电材料，接着进行回刻蚀(etch-back)工艺。间隔物19可以由对衬底10具有刻蚀选择比的材料形成。间隔物19可以包括氧化硅。
可以延伸上第二隔离沟槽18U的底表面。这样，可以形成下第二隔离沟槽18L。为了形成下第二隔离沟槽18L，可以执行各向同性刻蚀工艺。例如，可以使用间隔物19和第一硬掩膜层12作为刻蚀掩膜来执行对线型有源区14L的各向同性刻蚀工艺。
下第二隔离沟槽18L可以具有泡状(bulb shape)。下第二隔离沟槽18L的线宽可以大于上第二隔离沟槽18U的线宽。
下第二隔离沟槽18L和上第二隔离沟槽18U可以构成第二隔离沟槽18。通过第二隔离沟槽18可以形成多个岛型有源区14I。
线型有源区14L可以通过以上工艺被切割而形成独立的岛型有源区14I。当沿第一方向①看时，相邻的岛型有源区14I在长度和间距上可以是均匀的，且可以通过第二隔离沟槽18彼此分开。岛型有源区14I可以在第一方向和第二方向上延伸。多个岛型有源区14I可以沿第一方向①和第二方向②重复形成且彼此间隔开。第二隔离沟槽18可以在第一方向上形成在相邻的岛型有源区14I之间，第一器件隔离区I1可以在第二方向上定位在相邻的岛型有源区14I之间。第二隔离沟槽18可以在第二方向②上延伸。岛型有源区14I的下部侧表面可以具有泡状。第一器件隔离区I1可以通过第二隔离沟槽18按均匀长度单位来分割。
如图3F和图4F中所示，可以形成第二内衬层20A。可以在间隔物19和第二隔离沟槽18上共形地形成第二内衬层20A。第二内衬层20A可以形成在下第二隔离沟槽18L的表面上并覆盖间隔物19。第二内衬层20A可以由氧化硅形成。在形成第二内衬层20A时，下第二隔离沟槽18L的顶部可以被封闭，从而空气隙21可以形成且被自对准在下第二隔离沟槽18L中。空气隙21可以在第一方向上形成在相邻的岛型有源区14I之间。在另一个实施例中，空气隙21可以在第二方向②上延伸，从而具有直线形状。
如图3G和图4G中所示，可以选择性地凹进第二内衬层20A。这样，可以形成第二内衬20。第二内衬20可以保留在上第二隔离沟槽198U和下第二隔离沟槽18L中。在上第二隔离沟槽18U中，间隙20G可以形成在第二内衬20之间。在下第二隔离沟槽18L中，空气隙21的大小可以由第二内衬20的宽度来限定。可以以空气隙21不被暴露的方式来控制对第二内衬层20A的凹进工艺(recessing process)。
如图3H和图4H中所示，可以形成第二隔离介电层22。第二隔离介电层22可以由对第二内衬20具有刻蚀选择比的材料形成。第二隔离介电层22可以由氮化硅形成。第二隔离介电层22可以填充间隙20G。随后，可以凹进第二隔离介电层22。这样，第二隔离介电层22可以保留以填充间隙20G。第二隔离介电层22的被凹进的表面可以低于第一硬掩膜层12的顶表面。
如图3I和图4I中所示，可以形成第三隔离介电层23。通过第三隔离介电层23可以填充第二隔离介电层22的上部。第三隔离介电层23可以由对第二隔离介电层22具有刻蚀选择比的材料形成。第三隔离介电层23可以由氧化硅形成。随后，可以平坦化第三隔离介电层23。可以平坦化第三隔离介电层23直到第一硬掩膜层12的表面暴露。
如上，第二器件隔离区I2可以通过对第三隔离介电层23的平坦化来形成。第二器件隔离区I2可以包括间隔物19、第二内衬20以及第二隔离介电层22和第三隔离介电层23。第二器件隔离区I2可以形成在第二隔离沟槽18中。第二隔离沟槽18可以包括上第二隔离沟槽18U和下第二隔离沟槽18L。第二器件隔离区I2可以具有空气隙21。由于第二内衬20和第三隔离介电层23二者都由氧化硅形成，因此第二隔离介电层22可以变成形成在氧化硅中的结构。
岛型有源区14I可以由第一器件隔离区I1和第二器件隔离区I2来限定。多个岛型有源区14I可以由多个第一器件隔离区I1和多个第二器件隔离区I2来限定。多个岛型有源区14I可以彼此平行，形成平行有源区。
空气隙21可以在第一方向上定位在相邻的岛型有源区14I之间。因此，可以减小第一方向上相邻的岛型有源区14I之间的寄生电容。如下所述，空气隙21可以具有至少与位线重叠的高度。因此，可以减小位线之间的寄生电容。
图5A至图5H是图示用于形成半导体器件的掩埋位线的方法的视图。图6A至图6H是沿图5A至图5H的A-A’线、B-B’线和C-C’线截取得到的截面图。在下文中，为了方便，在图5A至图5H中，示出了第一器件隔离区I1和第二器件隔离区I2。未示出第一内衬层、第一隔离介电层、第二内衬层、间隔物、第二隔离介电层和第三隔离介电层，但示出了形成在第二器件隔离区I2中的空气隙21。
如图5A和图6A中所示，可以形成第二硬掩膜层24。可以在第二硬掩膜层24中形成多个线型开口24A。第二硬掩膜层24可以由对衬底10具有刻蚀选择比的材料形成。例如，第二硬掩膜层24可以包括氮化硅。
可以形成位线沟槽25。可以通过使用具有线型开口的第二硬掩膜层24作为刻蚀掩膜来刻蚀岛型有源区14I。因此，可以形成线型位线沟槽25。位线沟槽25可以为在第三方向③上延伸的线型。位线沟槽25可以在与第二隔离沟槽18交叉的方向上延伸。位线沟槽25可以被形成为比第一隔离沟槽13和第二隔离沟槽18浅。位线沟槽25可以具有足够的深度以增大随后的栅电极的平均横截面积。为了形成位线沟槽25，除岛型有源区14I之外，第一器件隔离区I1和第二器件隔离区I2也可以被刻蚀。岛型有源区14I的一部分可以通过位线沟槽25划分为初步柱子14。岛型有源区14I的剩余部分14B可以形成在初步柱子14之下。剩余部分14B可以被称作基体14B。
如图5B和图6B中所示，可以形成内衬间隔物26。内衬间隔物26可以形成在第三隔离沟槽25的两个侧壁上。内衬间隔物26可以通过沉积氧化硅，接着进行回刻蚀工艺来形成。
可以形成基体沟槽27。可以通过将位线沟槽25的底表面刻蚀至给定深度来形成基体沟槽27。可以使用内衬间隔物26作为刻蚀掩膜来延伸位线沟槽25的底表面。这样，可以刻蚀基体14B的一部分来形成基体沟槽27。为了形成基体沟槽27，可以执行各向同性刻蚀工艺。基体沟槽27可以为通过各向同性刻蚀工艺而形成的泡型(bulb type)。基体沟槽27的线宽可以大于位线沟槽25的线宽。基体沟槽27的深度可以比第一隔离沟槽13和第二隔离沟槽18的深度浅。基体沟槽27可以在初步柱子14之下在第一方向上延伸。例如，基体沟槽27的侧表面可以与第二隔离沟槽18的侧壁相邻地延伸。因此，通过第二内衬20可以防止空气隙21的暴露。
如上所述，位线沟槽25和基体沟槽27形成，使得岛型有源区14I被划分为成对的初步柱子14。即，成对的初步柱子14可以由位线沟槽25和基体沟槽27间隔开。
如图5C和图6C中所示，可以在基体沟槽27中形成初步防穿通(anti-punch)层28A。初步防穿通层28A可以由介电材料形成。为了形成初步防穿通层28A，可以用氧化硅来填充位线沟槽25和基体沟槽27，然后凹进至给定深度。初步防穿通层28A可以填充至少基体沟槽27。可以控制初步防穿通层28A的顶表面的高度，使得其定位在位线沟槽25的底部处。成对的初步柱子14可以通过初步防穿通层28A来浮离块体11。而且，初步防穿通层28A允许抑制成对的初步柱子14之间的电连接。
如图5D和图6D中所示，可以形成牺牲间隔物29。牺牲间隔物29可以覆盖内衬间隔物26的侧壁。牺牲间隔物29可以由氮化钛形成。例如，可以共形地沉积氮化钛，接着进行回刻蚀工艺来形成牺牲间隔物29。
可以将初步防穿通层28A凹进至给定深度。因此，可以形成穿通阻止层28。穿通阻止层28可以填充基体沟槽27。
随着初步防穿通层28A被凹进，内衬间隔物26的一部分可以暴露。
如图5E和图6E中所示，可以选择性地去除内衬间隔物26的暴露部分。这样，可以形成暴露初步柱子14的底侧壁的开口30。开口30可以为接触后续的掩埋位线的区域，且可以为同时暴露相邻的初步柱子14的底侧壁的双侧接触(BSC)。例如，通过开口30可以同时暴露位线沟槽25的两个底侧壁。初步柱子14的未被开口30暴露的侧壁可以被内衬间隔物26覆盖。
如上，此实施例不需要用于形成开口30的额外的接触掩膜。
如图5F和图6F中所示，可以形成第一结区31。为了形成第一结区31，可以通过等离子体掺杂技术来执行掺杂工艺。例如，可以通过开口30来掺杂杂质以形成第一结区31。在掺杂工艺中，杂质可以包括N型杂质或P型杂质。例如，可以使用磷(P)或砷(As)作为杂质。第一结区31可以形成在初步柱子14的底部处。第一结区31可以形成为浮离块体11。即，其可以通过穿通阻止层28与块体11分开。而且，通过第二器件隔离区I2可以防止第一结区31的横向扩散。
如图5G和图6G中所示，可以形成位线32。例如，可以形成金属层(未示出)使得位线沟槽25被掩埋。然后，可以对金属层进行回刻蚀工艺，以形成填充位线沟槽25的底部的位线32。这里，位线32可以包括钨(W)。位线32的两端可以通过填充开口30而电耦接至第一结区31。穿通阻止层28可以定位在位线32与块体11之间。
尽管未示出，但还可以形成用于位线32与第一结区31之间的欧姆接触的金属硅化物层。可以在位线32被形成之前形成金属硅化物层。金属硅化物层可以包括硅化钴。
如上，位线32可以在无插塞的情况下接触第一结区31。换言之，这是无插塞接触。
如图5H和图6H中所示，可以选择性地去除牺牲间隔物29。
为了覆盖位线32，可以形成位线覆盖层33以掩埋位线沟槽25。这里，位线覆盖层33可以包括氧化硅。
随后，可以平坦化位线覆盖层33直到第一硬掩膜层12的表面暴露。在此情形下，第二硬掩膜层24可以被去除。
图7A至图7G是图示用于形成半导体器件的栅电极的方法的截面图。图8A至图8G是沿图7A至图7F中的A-A’线和B-B’线截取得到的截面图。
如图7A和图8A中所示，可以形成初步栅极沟槽35。例如，可以通过使用第三硬掩膜34作为刻蚀掩膜(见附图标记34A)刻蚀位线覆盖层33、第一器件隔离区I1和初步柱子14来形成初步栅极沟槽35。可以执行用于形成初步栅极沟槽35的刻蚀工艺直到位线覆盖层33达到给定的厚度。初步栅极沟槽35可以形成在与位线32交叉的方向上。初步栅极沟槽35可以在第二方向②上延伸。第一结区31可以在初步栅极沟槽35的底部处暴露。
通过初步栅极沟槽35可以形成成对的第一柱子P1和第二柱子P2。可以通过刻蚀初步柱子14来形成第一柱子P1和第二柱子P2。第一柱子P1和第二柱子P2可以分别具有多个侧壁。在用于形成初步栅极沟槽35的刻蚀工艺期间，内衬间隔物26的一部分也可以被刻蚀。沿着B-B’方向，在初步栅极沟槽35之下，内衬间隔物26、第一器件隔离区I1和位线覆盖层33的顶表面可以处于同一水平处。
如图7B和图8B中所示，可以执行对初步栅极沟槽35的延伸工艺。例如，可以通过湿法刻蚀来选择性地刻蚀位线覆盖层33和第一器件隔离区I1。即，可以执行使用湿法刻蚀的加宽工艺。可以通过湿法加宽工艺来刻蚀第一器件隔离区I1的一部分和位线覆盖层33的一部分，使得初步栅极沟槽35可以在第一方向上延伸。氧化物可以通过湿法加宽工艺而被选择性地去除。例如，第一内衬、第一隔离介电层、内衬间隔物和位线覆盖层可以被选择性地去除。
通过湿法加宽工艺延伸的初步栅极沟槽可以为栅极沟槽35T。栅极沟槽35T可以包括第一沟槽T1、第二沟槽T2和第三沟槽T3。第一沟槽T1可以在第二方向上延伸。第一沟槽T1可以定位在第一柱子P1与第二柱子P2之间。第二沟槽T2和第三沟槽T3可以起始于第一沟槽T1。第二沟槽和第三沟槽可以在与第二方向②交叉的第一方向①上延伸。
通过第一沟槽T1、第二沟槽T2和第三沟槽T3可以暴露第一柱子P1和第二柱子P2的侧表面。例如，第一侧表面S1、第二侧表面S2和第三侧表面S3可以被暴露。第一侧表面可以通过第一沟槽T1暴露，第二侧表面和第三侧表面可以分别通过第二沟槽T2和第三沟槽T3暴露。第二沟槽T2和第三沟槽T3可以具有相同的大小和形状。第一柱子P1和第二柱子P2可以包括第四侧表面S4，使得第四侧表面S4可以接触第二器件隔离区I2。第二器件隔离区I2可以接触第二沟槽T2和第三沟槽T3。
在湿法加宽工艺之后，具有给定厚度的位线覆盖层33可以保留在位线32之上。
如图7C和图8C中所示，可以去除第三硬掩膜层34。
然后，可以在栅极沟槽35T的表面上形成栅极介电层36。可以通过热氧化工艺来形成栅极介电层36。在另一个实施例中，可以通过化学气相沉积(CVD)或原子层沉积(ALD)来形成栅极介电层36。栅极介电层36可以包括高k材料、氧化物、氮化物、氮氧化物或其组合。高k材料可以具有含铪材料。含铪材料可以包括氧化铪、氧化硅铪、氮氧化硅铪以及其组合中的一种或更多种。在另一个实施例中，高k材料可以包括氧化镧、氧化铝镧、氧化锆、氧化硅锆、氮氧化硅锆、氧化铝以及其组合中的一种或更多种。而且，可以选择性地使用本领域已知的其他高k材料。
可以在栅极介电层36上形成栅极导电层37A。栅极导电层37A可以填充栅极沟槽35T。栅极导电层37A可以包括低电阻率金属材料。栅极导电层37A可以由氮化钛、钨等形成。
如图7D和图8D中所示，可以执行凹进工艺，使得初步栅电极37R保留在栅极沟槽35T中。可以通过干法刻蚀(例如，回刻蚀工艺)来执行凹进工艺。初步栅电极37R可以通过对栅极导电层37A的回刻蚀工艺来形成。在另一个实施例中，可以通过平坦化工艺接着进行回刻蚀工艺来执行凹进工艺。
初步栅电极37R可以被凹进为比第一柱子P1和第二柱子P2的顶表面低。
如图7E和图8E中所示，可以形成栅极分离掩膜(gate separation mask)38。栅极分离掩膜38可以覆盖栅极沟槽35T的在初步栅电极37R上的侧表面。例如，可以在包括初步栅电极37R的整个表面上形成掩膜材料，接着进行回刻蚀工艺来形成栅极分离掩膜38。栅极分离掩膜38可以由对初步栅电极37R具有刻蚀选择比的材料形成。
可以使用栅极分离掩膜38来刻蚀初步栅电极37R的中心部分，以形成成对的第一栅电极37G1和第二栅电极37G2。在刻蚀初步栅电极37R的中心部分时，可以控制刻蚀深度39R使得第一栅电极37G1与第二栅电极37G2彼此充分间隔开。
这样，可以通过分离初步栅电极37R来形成第一栅电极37G1和第二栅电极37G2。第一栅电极37G1和第二栅电极37G2可以形成在栅极沟槽35T中。
如上所述，第一栅电极37G1与第二栅电极37G2可以是对称的。每个第一栅电极37G1和第二栅电极37G2可以包括在第二方向上延伸的第一电极E1以及在与第二方向交叉的第一方向上延伸且起始于第一电极E1的第二电极E2和第三电极E3。第一电极E1至第三电极E3可以分别形成在第一沟槽T1、第二沟槽T2和第三沟槽T3中。
第一电极E1至第三电极E3可以与第一柱子P1和第二柱子P2的三个或更多个侧表面重叠。第一柱子P1和第二柱子P2的第四侧表面S4可以不与第一栅电极37G1和第二栅电极37G2重叠。
如图7F和图8F中所示，可以去除栅极分离掩膜38。
然后，可以形成栅极覆盖层41。栅极覆盖层41可以包括介电材料。栅极覆盖层41可以填充在第一栅电极37G1与第二栅电极37G2之间。栅极覆盖层41可以包括氮化硅。随后，可以平坦化栅极覆盖层41直到第一硬掩膜层12的顶表面暴露。
如图7G和图8G中所示，在形成栅极覆盖层41之后，可以通过注入或其他掺杂工艺来执行杂质掺杂工艺。这样，可以在第一柱子P1和第二柱子P2中形成第二结区42。在执行杂质掺杂工艺时，栅极覆盖层41可以用作阻挡物。第二结区42可以为源极区或漏极区。垂直沟道VC可以被限定在第一结区31与第二结区42之间。第一栅电极37G1和第二栅电极37G2可以与垂直沟道VC重叠。可以在通过刻蚀第一硬掩膜层12来暴露第一柱子P1和第二柱子P2的顶表面之后形成第二结区42。
如上所述，第一栅电极37G1以及第一结区31和第二结区42可以构成第一晶体管Tr1。第二栅电极37G2以及第一结区31和第二结区42可以构成第二晶体管Tr2。
虽然未示出，但存储元件43可以电耦接至第二结区42。
在另一个实施例中，可以在形成接触孔之后通过杂质掺杂工艺来形成第二结区42。这里，接触孔可以暴露第一柱子P1和第二柱子P2的顶表面。
图9是图示根据第二实施例的器件隔离区的截面图。
参见图9，器件隔离区和有源区ACT可以形成在衬底中。器件隔离区可以包括第一器件隔离区I1和第二器件隔离区I2。有源区ACT可以通过第一器件隔离区I1和第二器件隔离区I2来限定。第一器件隔离区I1可以在第一方向①上延伸，第二器件隔离区I2可以在与第一方向①交叉的第二方向②上延伸。第一器件隔离区I1可以通过第二器件隔离区I2而变得不连续。第一器件隔离区I1和第二器件隔离区I2可以为通过沟槽刻蚀形成的浅沟槽隔离(STI)区。第一器件隔离区I1和第二器件隔离区I2可以通过用介电材料填充隔离沟槽来形成。第一器件隔离区I1和第二器件隔离区I2可以由相同的材料或不同的材料形成。例如，第一器件隔离区I1和第二器件隔离区I2中的每个可以包括氧化硅、氮化硅以及其组合中的一种或更多种。第一器件隔离区I1可以具有第一空气隙AG1。第二器件隔离区I2可以具有第二空气隙AG2。第一空气隙AG1可以为线型。
在图9中，多个有源区ACT可以在第一方向上以第一均匀间隔以及在第二方向上以第二均匀间隔间隔开，且可以具有相同的大小。有源区ACT可以在第一方向和第二方向上延伸。具有第二空气隙AG2的第二器件隔离区I2可以在第一方向上定位于相邻的有源区ACT之间。具有第一空气隙AG1的第一器件隔离区I1可以在第二方向上定位于相邻的有源区ACT之间。
因此，可以减小在相邻的有源区ACT之间的寄生电容C1和C2。
在有源区ACT中可以形成各种半导体器件。
在下文中，将描述根据第二实施例的半导体器件的示例。
图10A至图10G是图示根据第二实施例的半导体器件的制造方法的视图。除了第一器件隔离区具有第一空气间隙AG1之外，第二实施例的方法可以与第一实施例的方法相同。图10A至图10G示出沿图9的A-A’线和B-B’线截取得到的截面图。
如图10A中所示，可以在第一隔离沟槽13中形成第一内衬层15A。第一内衬层15A可以由氧化硅形成。可以通过热氧化工艺或沉积工艺来形成第一内衬层15A。在另一个实施例中，第一内衬层15A可以形成为双层结构。例如，第一内衬层15A可以形成为氧化硅和氮化硅的层叠。
可以在第一内衬层15A上形成预空气(pre-air)层(PAL)。预空气层(PAL)可以包括在后续工艺中被去除以形成空气隙的材料。预空气层(PAL)可以由对第一内衬层15A具有刻蚀选择比的材料形成。预空气层(PAL)可以包括含硅材料。预空气层(PAL)可以包括硅锗(SiGe)。
如图10B中所示，可以形成凹进的初步空气层AL。可以通过回刻蚀预空气层(PAL)来在第一隔离沟槽13中形成凹进的初步空气层AL。凹进的初步空气层AL可以具有凹进的表面。凹进的初步空气层AL的凹进的表面可以低于线型有源区14L的顶表面。如下所述，凹进的初步空气层AL的高度可以与位线重叠。因此，可以减小位线之间的寄生电容。
可以在凹进的初步空气层AL上形成初步第一隔离介电层16A。初步第一隔离介电层16A可以由介电材料形成。初步第一隔离介电层16A可以包括氧化硅、氮化硅以及其组合中的一种或更多种。可以使用化学气相沉积(CVD)或其他沉积工艺来用介电材料填充第一隔离沟槽13。初步第一隔离介电层16A可以包括旋涂电介质(SOD)。
如图10C中所示，可以形成第一隔离介电层16。可以对初步第一隔离介电层16A执行平坦化工艺(诸如化学机械抛光(CMP))。相应地，第一隔离介电层16可以形成而填充第一隔离沟槽13。在对初步第一隔离介电层16A的平坦化工艺中，第一内衬层15A的一部分可以被平坦化。例如，可以平坦化初步第一隔离介电层16A和第一内衬层15A直到第一硬掩膜层12的顶表面暴露。这样，第一隔离介电层16和第一内衬15可以保留在第一隔离沟槽13中。
根据以上工艺，可以形成第一器件隔离区I1。第一器件隔离区I1可以包括第一内衬15、凹进的初步空气层AL以及第一隔离介电层16。第一器件隔离区I1可以形成在第一隔离沟槽13中。线型有源区14L与第一器件隔离区I1可以交替形成。线型有源区14L的线宽可以与第一器件隔离区I1的线宽相同。线型有源区14L和第一器件隔离区I1可以在第一方向①上延伸。与第一实施例相反，根据第二实施例的第一器件隔离区I1还可以包括凹进的初步空气层AL。
如图10D中所示，可以按均匀长度单位来切割线型有源区14L。为了切割线型有源区14L，可以使用切割掩膜17。切割掩膜17可以具有多个线型开口17A。多个线型开口17A可以在第二方向②上延伸。切割掩膜17可以在与线型有源区14L交叉的方向上延伸。切割掩膜17可以包括光敏膜图案。
可以使用切割掩膜17作为刻蚀掩膜来刻蚀第一硬掩膜层12、线型有源区14L和第一器件隔离区I1。因此，线型有源区14L和第一器件隔离区I1可以被切割而形成上第二隔离沟槽18U。上第二隔离沟槽18U可以在第二方向②上延伸。
如图10E中所示，可以去除切割掩膜17。
可以在上第二隔离沟槽18U的侧壁上形成间隔物19。为了形成间隔物19，可以沉积介电材料，接着进行回刻蚀工艺。间隔物19可以由对衬底10具有刻蚀选择比的材料形成。间隔物19可以包括氧化硅。
可以通过使用间隔物19和第一硬掩膜层12作为刻蚀掩膜来延伸上第二隔离沟槽18U的底表面。这样，下第二隔离沟槽18L可以形成。为了形成下第二隔离沟槽18L，可以执行各向同性刻蚀工艺。例如，可以在横向方向上执行各向同性刻蚀。
下第二隔离沟槽18L可以具有泡状。下第二隔离沟槽18L的线宽可以比上第二隔离沟槽18U的线宽大。
下第二隔离沟槽18L和上第二隔离沟槽18U可以构成第二隔离沟槽18。通过第二隔离沟槽18可以形成多个岛型有源区14I。
根据以上工艺，线型有源区14L可以被切割而形成独立的岛型有源区14I。当沿第一方向①来看时，相邻的岛型有源区14I在长度和间距上可以是均匀的，且可以通过第二隔离沟槽18来间隔开。岛型有源区14I可以在第一方向和第二方向上延伸。多个岛型有源区14I可以沿着第一方向和第二方向重复地形成且彼此间隔开。第二隔离沟槽18可以在第一方向上形成在相邻的岛型有源区14I之间，第一器件隔离区I1可以在第二方向上定位于相邻的岛型有源区14I之间。第二隔离沟槽18可以在第二方向②上延伸。岛型有源区14I的下部侧表面可以具有泡状，岛型有源区14I的上部侧表面可以为垂直的。
如图10F中所示，可以形成第二内衬20。为了形成第二内衬20，可以共形地沉积第二内衬层20A，然后选择性地刻蚀第二内衬层20A(见图4F和图4G)。这样，第二内衬20可以形成。第二内衬20可以保留在上第二隔离沟槽18U和下第二隔离沟槽18L中。第二内衬20可以形成在下第二隔离沟槽18L的表面上并覆盖间隔物19。第二内衬20可以由氧化硅形成。下第二隔离沟槽18L的上部可以被第二内衬20封闭，从而空气隙21可以形成并自对准在下第二隔离沟槽18L中。在下文中，空气隙21将被称作第一空气隙21。在上第二隔离沟槽18U中，间隙20G可以形成在第二内衬20之间。在下第二隔离沟槽18L中，第一空气隙21可以通过第二内衬20来形成。
如图10G中所示，可以形成第二隔离介电层22。第二隔离介电层22可以由对第二内衬20具有刻蚀选择比的材料形成。第二隔离介电层22可以由氮化硅形成。第二隔离介电层22可以填充间隙20G。随后，可以凹进第二隔离介电层22。因此，第二隔离介电层22可以保留而填充间隙20G。
然后，可以形成第三隔离介电层23。可以用第三隔离介电层23来填充第二隔离介电层22的上部。第三隔离介电层23可以由对第二隔离介电层22具有刻蚀选择比的材料形成。第三隔离介电层23可以由氧化物形成。随后，可以平坦化第三隔离介电层23。可以平坦化第三隔离介电层23直到第一硬掩膜层12的表面暴露。
如上，可以通过对第三隔离介电层23的平坦化来形成第二器件隔离区I2。第二器件隔离区I2可以包括间隔物19、第二内衬20以及第二隔离介电层22和第三隔离介电层23。第二器件隔离区12可以形成在第二隔离沟槽18中。第二隔离沟槽18可以包括上第二隔离沟槽18U和下第二隔离沟槽18L。第二器件隔离区I2可以具有第一空气隙21。由于第二内衬20和第三隔离介电层23由氧化硅形成，因此第二隔离介电层22可以形成在氧化硅中。
岛型有源区14I可以通过第一器件隔离区I1和第二器件隔离区I2来限定。多个岛型有源区14I可以通过多个第一器件隔离区I1和多个第二器件隔离区I2来限定。多个岛型有源区14I可以彼此平行，即，为平行有源区。
由于包括第一空气隙21的第二器件隔离区I2在第一方向上定位于相邻的岛型有源区14I之间，因此在第一方向上相邻的岛型有源区14I之间的寄生电容可以减小。如下所述，第一空气隙21的高度可以至少与位线重叠。因此，位线之间的寄生电容可以减小。
图11A至图11H是用于图示根据第二实施例的半导体器件的掩埋位线的形成方法的视图。除了第一器件隔离区具有第二空气隙之外，该方法可以与第一实施例的方法相同或类似。为了方便，图11A至图11H沿图9的A-A’线、B-B’线和C-C’线来图示该方法。
如图11A中所示，可以形成第二硬掩膜层24。可以在第二硬掩膜层24中形成多个线型开口24A。第二硬掩膜层24可以由对衬底10具有刻蚀选择比的材料形成。例如，第二硬掩膜层24可以包括氮化硅。
可以形成位线沟槽25。可以通过使用具有线型开口的第二硬掩膜层24作为刻蚀掩膜来刻蚀岛型有源区14I。这样，线型位线沟槽25可以形成。位线沟槽25可以为在第三方向③上延伸的线型。位线沟槽25可以在与第二隔离沟槽18交叉的方向上延伸。位线沟槽25可以比第一隔离沟槽13和第二隔离沟槽18浅。位线沟槽25可以具有足够的深度以增大后续栅电极的平均横截面积。为了形成位线沟槽25，除岛型有源区14I之外，第一器件隔离区I1和第二器件隔离区I2也被刻蚀。位线沟槽25可以具有使得第一器件隔离区I1中的初步空气层AL的一部分被刻蚀的深度。岛型有源区14I的一部分可以被位线沟槽15划分为初步柱子14。岛型有源区14I的剩余部分14B可以形成在初步柱子14之下。剩余部分14B可以被称作基体14B。
如图11B中所示，可以形成内衬间隔物26。内衬间隔物26可以形成在第三隔离沟槽25的两个侧壁上。可以通过沉积氧化硅接着进行回刻蚀工艺来形成内衬间隔物26。
可以形成基体沟槽27。可以通过将位线沟槽25的底表面刻蚀至给定深度来形成基体沟槽27。可以通过使用内衬间隔物26作为刻蚀掩膜来延伸位线沟槽25的底表面。因此，基体14B的一部分可以被刻蚀而形成基体沟槽27。为了形成基体沟槽27，可以执行各向同性刻蚀工艺。通过各向同性刻蚀，基体沟槽27可以为泡型。基体沟槽27的线宽可以比位线沟槽25的线宽大。基体沟槽27的深度可以比第一隔离沟槽13和第二隔离沟槽18的深度浅。基体沟槽27可以在初步柱子14之下在第一方向上延伸。例如，基体沟槽27的侧表面可以延伸至与第二隔离沟槽18的侧壁相邻。这里，可以通过第二内衬20防止暴露第一空气隙21。
因此，由于位线沟槽25和基体沟槽27形成，故岛型有源区14I可以被划分为成对的初步柱子14。即，成对的初步柱子14可以通过位线沟槽25和基体沟槽27间隔开。
如图11C中所示，可以在基体沟槽27中形成初步防穿通层28A。初步防穿通层28A可以由介电材料形成。为了形成初步防穿通层28A，可以用氧化硅填充位线沟槽25和基体沟槽27，然后将其凹进至给定深度。初步防穿通层28A可以填充至少基体沟槽27。初步防穿通层28A的顶表面的高度可以定位在位线沟槽25的底部处。成对的初步柱子14可以通过初步防穿通层28A而浮离块体11。而且，通过初步防穿通层28A可以抑制成对的初步柱子14之间的电连接。
如图11D中所示，可以形成牺牲间隔物29。牺牲间隔物29可以覆盖内衬间隔物26的侧壁。牺牲间隔物29可以由氮化钛形成。例如，可以通过共形地沉积氮化钛接着进行回刻蚀工艺来形成牺牲间隔物29。
可以将初步防穿通层28A凹进至给定深度。这样，可以形成穿通阻止层28。穿通阻止层28可以填充基体沟槽27。
随着初步防穿通层28A被凹进，内衬间隔物26的一部分可以暴露。
如图11E中所示，可以选择性地去除内衬间隔物26的暴露部分。因此，可以形成使初步柱子14的底侧壁暴露的开口30。开口30可以是接触后续掩埋位线的区域，且可以是同时暴露相邻的初步柱子14的底侧壁的双侧接触(BSC)。例如，通过开口30可以同时暴露位线沟槽25的两个侧壁。初步柱子14的未被开口30暴露的侧壁可以被内衬间隔物26覆盖。
因此，此实施例不需要用于形成开口30的额外接触掩膜。
如图11F中所示，可以形成第一结区31。为了形成第一结区31，可以通过等离子体掺杂技术来执行杂质掺杂工艺。例如，可以通过经由开口30等离子体掺杂杂质来形成第一结区31。在掺杂工艺中，杂质可以为N型杂质和/或P型杂质。例如，磷(P)和砷(As)可以被用作杂质。第一结区31可以形成在初步柱子14的底部处。第一结区31可以形成为浮离块体11。即，其可以通过穿通阻止层28而与块体11分开。而且，通过第二器件隔离区I2可以抑制第一结区31的横向扩散。
如图11G中所示，可以形成位线32。例如，可以通过形成用来掩埋位线沟槽25的金属层(未示出)并回刻蚀该金属层来形成填充位线沟槽25的底部的位线32。位线32可以包括钨(W)。位线32的两端可以通过填充开口30而电耦接至第一结区31。穿通阻止层28可以定位在位线32与块体11之间。
尽管未示出，但可以在位线32与第一结区31之间形成用于欧姆接触的金属硅化物层。可以在位线32之前形成金属硅化物层。金属硅化物层可以包括硅化钴。
如上，位线32可以在无插塞的情况下接触第一结区31。换言之，这是无插塞接触。
如图11H中所示，可以选择性地去除牺牲间隔物29。
为了覆盖位线32，可以形成位线覆盖层33，使得位线沟槽25被掩埋。这里，位线覆盖层33可以包括氧化硅。
随后，可以平坦化位线覆盖层33直到第一硬掩膜层12的表面暴露。在此情况下，第二硬掩膜层24可以被去除。
图12A至图12G是图示根据第二实施例的半导体器件的栅电极的形成方法的视图。除第一器件隔离区具有第一空气隙之外，该方法可以与第一实施例相同或类似。
如图12A中所示，可以形成初步栅极沟槽35。例如，可以通过使用第三硬掩膜层34作为刻蚀掩膜(见附图标记34A)刻蚀位线覆盖层33、第一器件隔离区I1和初步柱子14来形成初步栅极沟槽35。可以执行用于形成初步栅极沟槽35的刻蚀工艺直到位线覆盖层33保留为给定厚度。初步栅极沟槽35可以形成在与位线32交叉的方向上。初步栅极沟槽35可以在第二方向上延伸。第一结区31可以在初步栅极沟槽35的底部处暴露。
通过初步栅极沟槽35可以形成成对的第一柱子P1和第二柱子P2。可以通过刻蚀初步柱子14来形成第一柱子P1和第二柱子P2。第一柱子P1和第二柱子P2可以分别具有多侧壁的结构。在用于形成初步栅极沟槽35的刻蚀工艺期间，内衬间隔物26的一部分可以被刻蚀。沿着B-B’线，在初步栅极沟槽35之下，内衬间隔物26、第一器件隔离区I1和位线覆盖层33的顶表面可以处于同一水平处。
如图12B中所示，可以执行初步栅极沟槽35的延伸工艺。例如，可以通过湿法刻蚀来选择性地刻蚀位线覆盖层33和第一器件隔离区I1。这可以被称作加宽工艺。加宽工艺可以使用湿法刻蚀。可以通过湿法刻蚀来刻蚀第一器件隔离区I1的一部分以及位线覆盖层33的一部分，使得初步栅极沟槽35可以在第一方向上延伸。通过湿法加宽，可以选择性地去除氧化物。例如，可以选择性地去除第一内衬、第一隔离介电层、内衬间隔物和位线覆盖层。
通过湿法刻蚀而延伸的初步栅极沟槽可以形成栅极沟槽35T。栅极沟槽35T可以包括第一沟槽T1、第二沟槽T2和第三沟槽T3。第一沟槽T1可以在第二方向上延伸。第一沟槽T1可以定位在第一柱子P1与第二柱子P2之间。第二沟槽T2和第三沟槽T3可以起始于第一沟槽T1。第二沟槽T2和第三沟槽T3可以在与第二方向交叉的第一方向上延伸。
通过第一沟槽T1以及第二沟槽T2和第三沟槽T3可以暴露第一柱子P1和第二柱子P2的侧表面。例如，第一侧表面S1、第二侧表面S2和第三侧表面S3可以被暴露。通过第一沟槽T1、第二沟槽T2和第三沟槽T3可以分别暴露第一侧表面S1、第二侧表面S2和第三侧表面S3。第二沟槽T2和第三沟槽T3可以具有相同的大小和形状。第一柱子P1和第二柱子P2还可以包括第四侧表面S4，第四侧表面S4可以接触第二器件隔离区I2。第二器件区I2可以接触第二沟槽T2和第三沟槽T3。
在湿法加宽工艺之后，位线覆盖层33可以在位线32上保留为给定厚度。
如图12C中所示，可以在栅极沟槽35T的表面上形成栅极介电层36。
可以通过热氧化工艺来形成栅极介电层36。在另一个实施例中，可以通过化学气相沉积(CVD)或原子层沉积(ALD)来形成栅极介电层36。栅极介电层36可以包括高k材料、氧化物、氮化物、氮氧化物以及其组合中的一种或更多种。高k材料可以包括含铪材料。含铪材料可以包括氧化铪、氧化硅铪、氮氧化硅铪以及其组合中的一种或更多种。在另一个实施例中，高k材料可以包括氧化镧、氧化铝镧、氧化锆、氧化硅锆、氮氧化硅锆、氧化铝以及其组合中的一种或更多种。在另一个实施例中，可以使用本领域已知的其他高k材料。
可以在栅极介电层36上形成栅极导电层37A。栅极导电层37A可以填充栅极沟槽35T。栅极导电层37A可以包括低电阻率金属材料。栅极导电层37A可以由氮化钛、钨等形成。
如图12D中所示，可以执行凹进工艺，使得初步栅电极37R保留在栅极沟槽35T中。可以通过干法刻蚀(例如，回刻蚀工艺)来执行凹进工艺。可以通过回刻蚀栅极导电层37A来形成初步栅电极37R。在另一个实施例中，可以通过平坦化工艺接着进行回刻蚀工艺来执行凹进工艺。
初步栅电极37R可以被凹进为低于第一柱子P1和第二柱子P2的顶表面。
如图12E中所示，可以形成栅极分离掩膜38。栅极分离掩膜38可以覆盖栅极沟槽35T的在初步栅电极37R上的侧表面。例如，可以通过在包括初步栅电极37R的整个表面上形成掩膜材料接着进行回刻蚀工艺来形成栅极分离掩膜38。栅极分离掩膜38可以由对初步栅电极37R具有刻蚀选择比的材料形成。
可以通过使用栅极分离掩膜38作为刻蚀掩膜来刻蚀初步栅电极37R的中心部分来形成成对的第一栅电极37G1和第二栅电极37G2。在刻蚀初步栅电极37R的中心部分时，可以控制刻蚀深度使得第一栅电极37G1与第二栅电极37G2彼此充分间隔开。
因此，可以通过将初步栅电极37R分开来形成第一栅电极37G1和第二栅电极37G2。第一栅电极37G1和第二栅电极37G2可以形成在栅极沟槽35T中。
如上所述，第一栅电极37G1与第二栅电极37G2可以是对称的。第一栅电极37G1和第二栅电极37G2可以分别包括在第二方向上延伸的第一电极E1以及在与第二方向交叉的第一方向上延伸且起始于第一电极E1的第二电极E2和第三电极E3。第一电极E1、第二电极E2和第三电极E3可以分别形成在第一沟槽T1、第二沟槽T2和第三沟槽T3中。
第一电极E1至第三电极E3可以与第一柱子P1和第二柱子P2的三个或更多个侧表面重叠。第三侧表面S4可以不与第一栅电极37G1和第二栅电极37G2重叠。
在用于形成第一栅电极37G1和第二栅电极37G2的刻蚀工艺中，可以暴露初步空气层AL(见附图标记39)而不破坏位线32。
如图12F中所示，可以选择性地去除第一器件隔离区I1的初步空气层AL。这样，可以形成第二空气隙40。在形成第二空气隙40时，第一内衬15不被去除。
如图12G中所示，可以去除栅极分离掩膜38。
然后，可以形成栅极覆盖层41。栅极覆盖层41可以包括介电材料。可以在第一栅电极37G1与第二栅电极37G2之间填充栅极覆盖层41。栅极覆盖层41可以包括氮化硅。随后，可以平坦化栅极覆盖层41使得第一硬掩膜层12的顶表面被暴露。
在形成栅极覆盖层41期间，第二空气隙40的上部可以被覆盖。即，第二空气隙40的上部可以被栅极覆盖层41封闭。例如，在开始形成栅极覆盖层41时，栅极覆盖层41可以薄薄地形成在第一内衬15的表面上。这可以是栅极覆盖内衬41L。在持续形成栅极覆盖层41期间，第二空气隙40可以被封闭。
在形成栅极覆盖层41之后，可以通过注入或其他掺杂工艺来执行杂质掺杂工艺。这样，第二结区42可以形成在第一柱子P1和第二柱子P2中。在执行杂质掺杂工艺时，栅极覆盖层41可以被用作阻挡物。第二结区42可以为源极区或漏极区。垂直沟道VC可以被限定在第一结区31与第二结区42之间。第一栅电极37G1和第二栅电极37G2可以与垂直沟道VC重叠。可以在通过刻蚀第一硬掩膜层12而暴露第一柱子P1和第二柱子P2的顶表面之后形成第二结区42。
如上所述，第一栅电极37G1以及第一结区31和第二结区42可以构成第一晶体管Tr1。第二栅电极37G2、第一结区31和第二结区32可以构成第二晶体管Tr2。
虽然未示出，但存储元件43可以电耦接至第二结区42。
在另一个实施例中，可以在形成接触孔之后通过杂质掺杂工艺来形成第二结区42。这里，接触孔可以暴露第一柱子P1和第二柱子P2的顶表面。
第二结区42和第一结区31可以形成在第一柱子P1和第二柱子P2中。第一结区31可以定位在第一柱子P1和第二柱子P2的下部中，第二结区42可以定位在第一柱子P1和第二柱子P2的上部中。第一结区31可以电耦接至掩埋位线32。第一结区31可以定位在比第二结区42的水平低的水平处。垂直沟道VC可以形成在第一结区31与第二结区42之间。第一结区31和第二结区42可以用导电类型杂质来掺杂。例如，导电类型杂质可以包括磷(P)、砷(As)、锑(Sb)或硼(B)。第一结区31和第二结区42可以用同一导电类型杂质来掺杂。第一结区31和第二结区42可以分别对应于源极区和漏极区。
如上，第二空气隙40可以形成在第一器件隔离区I1中。
因此，第二空气隙40可以在第二方向上定位于相邻的岛型有源区14I之间。因此，可以减小在第二方向上相邻的岛型有源区14I之间的寄生电容。
根据第二实施例，第一空气隙21可以在第一方向上定位于相邻的岛型有源区14I之间，第二空气隙40可以在第二方向上定位于相邻的岛型有源区14I之间。因此，可以减小相邻位线32之间的寄生电容32，从而提升半导体器件的速度。
根据实施例，可以形成在器件隔离区中形成的空气隙，从而可以减小寄生电容。
虽然已经关于特定实施例而描述了本发明，但对于本领域技术人员将明显的是，在不脱离所附权利要求书中所限定的本发明的精神和范围的情况下，可以做出各种改变和修改。
通过以上实施例可见，本申请可以提供以下技术方案。
技术方案1.一种半导体器件，包括：
半导体衬底，包括有源区以及隔离有源区的器件隔离区；以及
掩埋位线和埋栅电极，形成在半导体衬底中，
其中，器件隔离区包括：
第一器件隔离区，在第一方向上延伸；以及
第二器件隔离区，在与第一方向交叉的第二方向上延伸，且具有空气隙。
技术方案2.如技术方案1所述的半导体器件，
其中，有源区在第一方向和第二方向上延伸，
其中，第一器件隔离区在第二方向上定位于相邻的有源区之间，以及
其中，第二器件隔离区在第一方向上定位于相邻的有源区之间。
技术方案3.如技术方案1所述的半导体器件，
还包括在第一方向上延伸的第一隔离沟槽，
其中，第一器件隔离区形成在第一隔离沟槽中。
技术方案4.如技术方案1所述的半导体器件，
还包括在第二方向上延伸的第二隔离沟槽，
其中，第二器件隔离区形成在第二隔离沟槽中。
技术方案5.如技术方案4所述的半导体器件，其中，第二隔离沟槽包括：
上隔离沟槽；以及
下隔离沟槽，具有泡状且比上隔离沟槽宽，
其中，所述空气隙形成在下隔离沟槽中。
技术方案6.如技术方案1所述的半导体器件，
还包括：栅极沟槽，包括底表面、第一侧表面以及与第一侧表面相对的第二侧表面，
其中，埋栅电极形成在栅极沟槽中。
技术方案7.如技术方案6所述的半导体器件，其中，栅极沟槽包括：
第一沟槽，在第二方向上延伸；以及
第二沟槽和第三沟槽，起始于第一沟槽，并在第一方向上延伸。
技术方案8.如技术方案7所述的半导体器件，其中，埋栅电极包括：
第一电极，掩埋在栅极沟槽的第一沟槽中；
第二电极，掩埋在栅极沟槽的第二沟槽中；以及
第三电极，掩埋在栅极沟槽的第三沟槽中。
技术方案9.如技术方案1所述的半导体器件，
还包括在与第一方向和第二方向交叉的第三方向上延伸的位线沟槽，
其中，掩埋位线形成在位线沟槽中。
技术方案10.如技术方案9所述的半导体器件，
还包括在掩埋位线之下的基体沟槽以及形成在基体沟槽中的穿通阻止层，
其中，穿通阻止层定位在有源区中。
技术方案11.如技术方案1所述的半导体器件，
其中，有源区包括基体和在基体之上垂直地延伸的柱子，以及
其中，柱子包括：
第一结区，电耦接至位线；
第二结区，相对于第一结区垂直地定位；以及
沟道，定位在第一结区与第二结区之间，且与埋栅电极重叠。
技术方案12.如技术方案11所述的半导体器件，还包括电耦接至第二结区的存储元件。
技术方案13.一种半导体器件，包括：
半导体衬底，包括有源区以及隔离有源区的器件隔离区；以及
掩埋位线和埋栅电极，形成在衬底中，
其中，器件隔离区包括：
第一器件隔离区，在第一方向上延伸且具有第一空气隙；以及
第二器件隔离区，在与第一方向交叉的第二方向上延伸且具有第二空气隙，以及
其中，有源区由第一器件隔离区和第二器件隔离区来限定。
技术方案14.如技术方案13所述的半导体器件，
其中，有源区在第一方向和第二方向上延伸，
其中，第一器件隔离区在第二方向上定位于相邻的有源区之间，以及
其中，第二器件隔离区在第一方向上定位于相邻的有源区之间。
技术方案15.如技术方案13所述的半导体器件，
其中，半导体衬底包括在第一方向上延伸的线型的第一隔离沟槽，以及
其中，第一器件隔离区形成在第一隔离沟槽中。
技术方案16.如技术方案13所述的半导体器件，
其中，半导体衬底还包括在第二方向上延伸的第二隔离沟槽，以及
其中，第二器件隔离区形成在第二隔离沟槽中。
技术方案17.如技术方案16所述的半导体器件，
其中，第二隔离沟槽包括：
上隔离沟槽；以及
下隔离沟槽，具有泡状，且比上隔离沟槽宽，以及
其中，第一空气隙形成在下隔离沟槽中。
技术方案18.如技术方案13所述的半导体器件，
其中，半导体衬底还包括在与第一方向和第二方向交叉的第三方向上延伸的位线沟槽，以及
其中，掩埋位线形成在位线沟槽中。
技术方案19.如技术方案18所述的半导体器件，还包括在掩埋位线之下的基体沟槽以及形成在基体沟槽中的穿通阻止层。
技术方案20.如技术方案13所述的半导体器件，其中，半导体衬底还包括柱子，柱子包括：
第一结区，电耦接至掩埋位线；
第二结区，相对于第一结区垂直地定位；以及
垂直沟道，定位在第一结区与第二结区之间，且与栅电极重叠。

Claims (18)

1.一种半导体器件，包括：
半导体衬底，包括有源区以及隔离有源区的器件隔离区；
掩埋位线和埋栅电极，形成在半导体衬底中；以及
在与第一方向和第二方向交叉的第三方向上延伸的位线沟槽，其中，掩埋位线形成在位线沟槽中，
其中，器件隔离区包括：
第一器件隔离区，在第一方向上延伸；以及
第二器件隔离区，在与第一方向交叉的第二方向上延伸，且具有空气隙。
2.如权利要求1所述的半导体器件，
其中，有源区在第一方向和第二方向上延伸，
其中，第一器件隔离区在第二方向上定位于相邻的有源区之间，以及
其中，第二器件隔离区在第一方向上定位于相邻的有源区之间。
3.如权利要求1所述的半导体器件，
还包括在第一方向上延伸的第一隔离沟槽，
其中，第一器件隔离区形成在第一隔离沟槽中。
4.如权利要求1所述的半导体器件，
还包括在第二方向上延伸的第二隔离沟槽，
其中，第二器件隔离区形成在第二隔离沟槽中。
5.如权利要求4所述的半导体器件，其中，第二隔离沟槽包括：
上隔离沟槽；以及
下隔离沟槽，具有泡状且比上隔离沟槽宽，
其中，所述空气隙形成在下隔离沟槽中。
6.如权利要求1所述的半导体器件，
还包括：栅极沟槽，包括底表面、第一侧表面以及与第一侧表面相对的第二侧表面，
其中，埋栅电极形成在栅极沟槽中。
7.如权利要求6所述的半导体器件，其中，栅极沟槽包括：
第一沟槽，在第二方向上延伸；以及
第二沟槽和第三沟槽，起始于第一沟槽，并在第一方向上延伸。
8.如权利要求7所述的半导体器件，其中，埋栅电极包括：
第一电极，掩埋在栅极沟槽的第一沟槽中；
第二电极，掩埋在栅极沟槽的第二沟槽中；以及
第三电极，掩埋在栅极沟槽的第三沟槽中。
9.如权利要求1所述的半导体器件，
还包括在掩埋位线之下的基体沟槽以及形成在基体沟槽中的穿通阻止层，
其中，穿通阻止层定位在有源区中。
10.如权利要求1所述的半导体器件，
其中，有源区包括基体和在基体之上垂直地延伸的柱子，以及
其中，柱子包括：
第一结区，电耦接至位线；
第二结区，相对于第一结区垂直地定位；以及
沟道，定位在第一结区与第二结区之间，且与埋栅电极重叠。
11.如权利要求10所述的半导体器件，还包括电耦接至第二结区的存储元件。
12.一种半导体器件，包括：
半导体衬底，包括有源区以及隔离有源区的器件隔离区；
掩埋位线和埋栅电极，形成在衬底中；以及
在与第一方向和第二方向交叉的第三方向上延伸的位线沟槽，其中，掩埋位线形成在位线沟槽中，
其中，器件隔离区包括：
第一器件隔离区，在第一方向上延伸且具有第一空气隙；以及
第二器件隔离区，在与第一方向交叉的第二方向上延伸且具有第二空气隙，以及
其中，有源区由第一器件隔离区和第二器件隔离区来限定。
13.如权利要求12所述的半导体器件，
其中，有源区在第一方向和第二方向上延伸，
其中，第一器件隔离区在第二方向上定位于相邻的有源区之间，以及
其中，第二器件隔离区在第一方向上定位于相邻的有源区之间。
14.如权利要求12所述的半导体器件，
其中，半导体衬底包括在第一方向上延伸的线型的第一隔离沟槽，以及
其中，第一器件隔离区形成在第一隔离沟槽中。
15.如权利要求12所述的半导体器件，
其中，半导体衬底还包括在第二方向上延伸的第二隔离沟槽，以及
其中，第二器件隔离区形成在第二隔离沟槽中。
16.如权利要求15所述的半导体器件，
其中，第二隔离沟槽包括：
上隔离沟槽；以及
下隔离沟槽，具有泡状，且比上隔离沟槽宽，以及
其中，第一空气隙形成在下隔离沟槽中。
17.如权利要求12所述的半导体器件，还包括在掩埋位线之下的基体沟槽以及形成在基体沟槽中的穿通阻止层。
18.如权利要求12所述的半导体器件，其中，半导体衬底还包括柱子，柱子包括：
第一结区，电耦接至掩埋位线；
第二结区，相对于第一结区垂直地定位；以及
垂直沟道，定位在第一结区与第二结区之间，且与栅电极重叠。
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