CN106020306B - 一种阻抗衰减缓冲器及低压差线性稳压器 - Google Patents
一种阻抗衰减缓冲器及低压差线性稳压器 Download PDFInfo
- Publication number
- CN106020306B CN106020306B CN201610362694.2A CN201610362694A CN106020306B CN 106020306 B CN106020306 B CN 106020306B CN 201610362694 A CN201610362694 A CN 201610362694A CN 106020306 B CN106020306 B CN 106020306B
- Authority
- CN
- China
- Prior art keywords
- pmos
- nmos tube
- switching tube
- resistive degeneration
- tube
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000007850 degeneration Effects 0.000 title claims abstract description 66
- 230000005611 electricity Effects 0.000 claims description 5
- 230000003321 amplification Effects 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000001934 delay Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000686 essence Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Amplifiers (AREA)
Abstract
本发明属于电子电路技术领域，提供了一种阻抗衰减缓冲器及低压差线性稳压器。在本发明的实施例中，所述低压差线性稳压器包括误差放大器、阻抗衰减缓冲器和匹配管，所述阻抗衰减缓冲器连接在所述误差放大器和所述匹配管之间，所述误差放大器和所述匹配管之间还接有密勒电容Cc，所述阻抗衰减缓冲器包括补偿电容C0，所述补偿电容C0连接在所述阻抗衰减缓冲器的输入端和地之间，所述补偿电容C0与所述密勒电容Cc共同构成补偿电路以实现频率补偿，这样，在满足LDO性能指标的前提下，可减小密勒电容Cc的值，进而减小芯片的面积，并降低成本。
Description
技术领域
本发明属于电子电路技术领域，尤其涉及一种阻抗衰减缓冲器及低压差线性稳压器。
背景技术
低压差线性稳压器(Low dropout regulator，LDO)相对于传统的稳压器来说，其具有更稳定的输出电压和更小的波纹，因此，在电源管理电路中，是一个非常重要的模块。为了使LDO具有快速的时间相应，并且在轻载重载变化时波纹较小，现有的LDO中都会引入一个阻抗衰减缓冲器buffer，如图1所示，该阻抗衰减缓冲器buffer连接在误差放大器EA和匹配管Q之间，其作用就是衰减阻抗，以实现零极点的调节，让***的传统函数在负载变化很大的情况下都有很好的相位预度和频率响应。而为了使LDO的输出更加稳定，一般在误差放大器EA和匹配管Q1之间还会接一个密勒电容Cc，用来进行频率补偿。
为了达到LDO的性能指标，一般情况下，密勒电容Cc的值都会比较大，而在CMOS工艺中，大电容需要比较大的面积，这样会导致芯片的面积增大，并且会增加成本。
发明内容
本发明实施例的目的在于提供一种阻抗衰减缓冲器及低压差线性稳压器，旨在解决传统的LDO中密勒电容的值较大而占用较大的面积，导致芯片面积增大，成本增加的问题。
本发明实施例是这样实现的，一种阻抗衰减缓冲器，所述阻抗衰减缓冲器连接在误差放大器和匹配管之间，所述误差放大器和所述匹配管之间还接有密勒电容Cc，所述阻抗衰减缓冲器包括补偿电容C0，所述补偿电容C0连接在所述阻抗衰减缓冲器的输入端和地之间，所述补偿电容C0与所述密勒电容Cc共同构成补偿电路以实现频率补偿。
进一步的，所述阻抗衰减缓冲器还包括：
PMOS管Q1、NMOS管Q2、PMOS管Q3、NMOS管Q4、PMOS管Q5和开关管；
所述NMOS管Q2的漏极、所述PMOS管Q1的漏极、所述PMOS管Q1的源极、所述PMOS管Q1的栅极、所述PMOS管Q3的源极、所述PMOS管Q5的栅极及所述PMOS管Q5的源极共接于电源，所述PMOS管Q3的栅极为所述阻抗衰减缓冲器的输入端，所述PMOS管Q3的源极与所述PMOS管Q5的漏极共接于所述开关管的高电位端，所述PMOS管Q3的漏极与所述NMOS管Q4的漏极共接于所述开关管的控制端，所述NMOS管Q4的源极、所述开关管的低电位端及所述NMOS管Q2的源极共接于地，所述NMOS管Q4的栅极与所述NMOS管Q2的栅极共接于所述NMOS管Q2的漏极。
进一步的，所述开关管采用NMOS管Q6，所述NMOS管Q6的漏极为所述开关管的高电位端，所述NMOS管Q6的源极为所述开关管的低电位端，所述NMOS管Q6的栅极为所述开关管的控制端。
进一步的，所述开关管采用NPN型三极管Q7，所述NPN型三极管Q7的集电极为所述开关管的高电位端，所述NPN型三极管Q7的发射极为所述开关管的低电位端，所述NPN型三极管Q7的基极为所述开关管的控制端。
本发明还提供了一种低压差线性稳压器，所述低压差线性稳压器包括误差放大器、阻抗衰减缓冲器和匹配管，所述阻抗衰减缓冲器连接在所述误差放大器和所述匹配管之间，所述误差放大器和所述匹配管之间还接有密勒电容Cc，所述阻抗衰减缓冲器包括补偿电容C0，所述补偿电容C0连接在所述阻抗衰减缓冲器的输入端和地之间，所述补偿电容C0与所述密勒电容Cc共同构成补偿电路以实现频率补偿。
进一步的，所述阻抗衰减缓冲器还包括：
PMOS管Q1、NMOS管Q2、PMOS管Q3、NMOS管Q4、PMOS管Q5和开关管；
所述NMOS管Q2的漏极、所述PMOS管Q1的漏极、所述PMOS管Q1的源极、所述PMOS管Q1的栅极、所述PMOS管Q3的源极、所述PMOS管Q5的栅极及所述PMOS管Q5的源极共接于电源，所述PMOS管Q3的栅极为所述阻抗衰减缓冲器的输入端，所述PMOS管Q3的源极与所述PMOS管Q5的漏极共接于所述开关管的高电位端，所述PMOS管Q3的漏极与所述NMOS管Q4的漏极共接于所述开关管的控制端，所述NMOS管Q4的源极、所述开关管的低电位端及所述NMOS管Q2的源极共接于地，所述NMOS管Q4的栅极与所述NMOS管Q2的栅极共接于所述NMOS管Q2的漏极。
进一步的，所述开关管采用NMOS管Q6，所述NMOS管Q6的漏极为所述开关管的高电位端，所述NMOS管Q6的源极为所述开关管的低电位端，所述NMOS管Q6的栅极为所述开关管的控制端。
进一步的，所述开关管采用NPN型三极管Q7，所述NPN型三极管Q7的集电极为所述开关管的高电位端，所述NPN型三极管Q7的发射极为所述开关管的低电位端，所述NPN型三极管Q7的基极为所述开关管的控制端。
在本发明的实施例中，所述低压差线性稳压器包括误差放大器、阻抗衰减缓冲器和匹配管，所述阻抗衰减缓冲器连接在所述误差放大器和所述匹配管之间，所述误差放大器和所述匹配管之间还接有密勒电容Cc，所述阻抗衰减缓冲器包括补偿电容C0，所述补偿电容C0连接在所述阻抗衰减缓冲器的输入端和地之间，所述补偿电容C0与所述密勒电容Cc共同构成补偿电路以实现频率补偿，这样，在满足LDO性能指标的前提下，可减小密勒电容Cc的值，进而减小芯片的面积，并降低成本。
附图说明
图1是现有技术中LDO的内部结构图；
图2是本发明第一实施例提供的阻抗衰减缓冲器的电路结构图；
图3是本发明另一实施例提供的阻抗衰减缓冲器的电路结构图；
图4是本发明第二实施例提供的低压差线性稳压器的电路结构图；
图5是本发明另一实施例提供的低压差线性稳压器的电路结构图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
实施例一：
本发明的第一实施例提供了一种阻抗衰减缓冲器。
图1示出了现有技术中LDO的内部结构图，为了便于说明，仅示出了与本发明实施例相关的部分。
一种阻抗衰减缓冲器buffer，阻抗衰减缓冲器buffer连接在误差放大器EA和匹配管Q之间，误差放大器EA和匹配管Q之间还接有密勒电容Cc。
在本实施例中，密勒电容Cc的一端接误差放大器EA，密勒电容Cc的另一端接匹配管Q的漏极，匹配管Q的漏极为LDO的输出端VOUT，匹配管Q的栅极接阻抗衰减缓冲器buffer的输出端，匹配管Q的源极接电源VIN。在实际应用中，为了满足***的要求，密勒电容Cc的值一般会比较大，在LDO负载变化范围比较大时，密勒电容Cc的值可能会达到30pF。
图2示出了本发明第一实施例提供的阻抗衰减缓冲器的模块结构，为了便于说明，仅示出了与本发明实施例相关的部分。
参考图2和图1，阻抗衰减缓冲器buffer包括补偿电容C0，补偿电容C0连接在阻抗衰减缓冲器buffer的输入端和地之间，补偿电容C0与密勒电容Cc共同构成补偿电路以实现频率补偿。
在实际应用中，补偿电容C0会选取较小值，因此在阻抗衰减缓冲器buffer中增加补偿电容C0后，阻抗衰减缓冲器buffer的面积并没有太大影响。因为补偿电容C0与密勒电容Cc共同构成补偿网络，在满足LDO性能指标的情况下，密勒电容Cc的值会降低，因此其占用的面积也会相应减小，这样，LDO的整个芯片面积也会减小。
作为本发明的一实施例，阻抗衰减缓冲器buffer还包括：
PMOS管Q1、NMOS管Q2、PMOS管Q3、NMOS管Q4、PMOS管Q5和开关管1；
NMOS管Q2的漏极、PMOS管Q1的漏极、PMOS管Q1的源极、PMOS管Q1的栅极、PMOS管Q3的源极、PMOS管Q5的栅极及PMOS管Q5的源极共接于电源VIN，PMOS管Q3的栅极为阻抗衰减缓冲器buffer的输入端，PMOS管Q3的源极与PMOS管Q5的漏极共接于开关管1的高电位端，PMOS管Q3的漏极与NMOS管Q4的漏极共接于开关管1的控制端，NMOS管Q4的源极、开关管的低电位端及NMOS管Q2的源极共接于地，NMOS管Q4的栅极与NMOS管Q2的栅极共接于NMOS管Q2的漏极。
作为本发明的一实施例，开关管1采用NMOS管Q6，NMOS管Q6的漏极为开关管1的高电位端，NMOS管Q6的源极为开关管1的低电位端，NMOS管Q6的栅极为开关管1的控制端。
图3示出了本发明另一实施例提供的阻抗衰减缓冲器的模块结构，为了便于说明，仅示出了与本发明实施例相关的部分。
作为本发明的一实施例，开关管1采用NPN型三极管Q7，NPN型三极管Q7的集电极为开关管1的高电位端，NPN型三极管Q7的发射极为开关管1的低电位端，NPN型三极管Q7的基极为开关管1的控制端。
实施例二：
本发明的第二实施例提供了一种低压差线性稳压器。
图4示出了本发明第二实施例提供的低压差线性稳压器的电路结构图，为了便于说明，仅示出了与本发明实施例相关的部分。
一种低压差线性稳压器，所述低压差线性稳压器包括误差放大器EA、阻抗衰减缓冲器buffer和匹配管Q，阻抗衰减缓冲器buffer连接在误差放大器EA和匹配管Q之间，误差放大器EA和匹配管Q之间还接有密勒电容Cc。
在本实施例中，密勒电容Cc的一端接误差放大器EA，密勒电容Cc的另一端接匹配管Q的漏极，匹配管Q的漏极为LDO的输出端VOUT，匹配管Q的栅极接阻抗衰减缓冲器buffer的输出端，匹配管Q的源极接电源VIN。在实际应用中，为了满足***的要求，密勒电容Cc的值一般会比较大，在LDO负载变化范围比较大时，密勒电容Cc的值可能会达到30pF。
阻抗衰减缓冲器buffer包括补偿电容C0，补偿电容C0连接在阻抗衰减缓冲器buffer的输入端和地之间，补偿电容C0与密勒电容Cc共同构成补偿电路以实现频率补偿。
在实际应用中，补偿电容C0会选取较小值，因此在阻抗衰减缓冲器buffer中增加补偿电容C0后，阻抗衰减缓冲器buffer的面积并没有太大影响。因为补偿电容C0与密勒电容Cc共同构成补偿网络，在满足LDO性能指标的情况下，密勒电容Cc的值会降低，因此其占用的面积也会相应减小，这样，LDO的整个芯片面积也会减小。
作为本发明的一实施例，阻抗衰减缓冲器buffer还包括：
PMOS管Q1、NMOS管Q2、PMOS管Q3、NMOS管Q4、PMOS管Q5和开关管1。
NMOS管Q2的漏极、PMOS管Q1的漏极、PMOS管Q1的源极、PMOS管Q1的栅极、PMOS管Q3的源极、PMOS管Q5的栅极及PMOS管Q5的源极共接于电源，PMOS管Q3的栅极为阻抗衰减缓冲器buffer的输入端，PMOS管Q3的源极与PMOS管Q5的漏极共接于开关管1的高电位端，PMOS管Q3的漏极与NMOS管Q4的漏极共接于开关管1的控制端，NMOS管Q4的源极、开关管1的低电位端及NMOS管Q2的源极共接于地，NMOS管Q4的栅极与NMOS管Q2的栅极共接于NMOS管Q2的漏极。
作为本发明的一实施例，开关管1采用NMOS管，NMOS管的漏极为开关管1的高电位端，NMOS管的源极为开关管1的低电位端，NMOS管的栅极为开关管1的控制端。
图5示出了本发明另一实施例提供的低压差线性稳压器的电路结构图，为了便于说明，仅示出了与本发明实施例相关的部分。
作为本发明的一实施例，开关管1采用NPN型三极管，NPN型三极管的集电极为开关管1的高电位端，NPN型三极管的发射极为开关管1的低电位端，NPN型三极管的基极为开关管1的控制端。
在本发明的实施例中，所述低压差线性稳压器包括误差放大器、阻抗衰减缓冲器和匹配管，所述阻抗衰减缓冲器连接在所述误差放大器和所述匹配管之间，所述误差放大器和所述匹配管之间还接有密勒电容Cc，所述阻抗衰减缓冲器包括补偿电容C0，所述补偿电容C0连接在所述阻抗衰减缓冲器的输入端和地之间，所述补偿电容C0与所述密勒电容Cc共同构成补偿电路以实现频率补偿，这样，在满足LDO性能指标的前提下，可减小密勒电容Cc的值，进而减小芯片的面积，并降低成本。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种阻抗衰减缓冲器，所述阻抗衰减缓冲器连接在误差放大器和匹配管之间，所述误差放大器和所述匹配管之间还接有密勒电容Cc，其特征在于，所述阻抗衰减缓冲器包括补偿电容C0，所述补偿电容C0连接在所述阻抗衰减缓冲器的输入端和地之间，所述补偿电容C0与所述密勒电容Cc共同构成补偿电路以实现频率补偿；
所述阻抗衰减缓冲器还包括：PMOS管Q1、NMOS管Q2、PMOS管Q3、NMOS管Q4、PMOS管Q5和开关管；
所述NMOS管Q2的漏极、所述PMOS管Q1的漏极、所述PMOS管Q1的源极、所述PMOS管Q1的栅极、所述PMOS管Q3的源极、所述PMOS管Q5的栅极及所述PMOS管Q5的源极共接于电源，所述PMOS管Q3的栅极为所述阻抗衰减缓冲器的输入端，所述PMOS管Q3的源极与所述PMOS管Q5的漏极共接于所述开关管的高电位端，所述PMOS管Q3的漏极与所述NMOS管Q4的漏极共接于所述开关管的控制端，所述NMOS管Q4的源极、所述开关管的低电位端及所述NMOS管Q2的源极共接于地，所述NMOS管Q4的栅极与所述NMOS管Q2的栅极共接于所述NMOS管Q2的漏极。
2.如权利要求1所述的阻抗衰减缓冲器，其特征在于，所述开关管采用NMOS管Q6，所述NMOS管Q6的漏极为所述开关管的高电位端，所述NMOS管Q6的源极为所述开关管的低电位端，所述NMOS管Q6的栅极为所述开关管的控制端。
3.如权利要求1所述的阻抗衰减缓冲器，其特征在于，所述开关管采用NPN型三极管Q7，所述NPN型三极管Q7的集电极为所述开关管的高电位端，所述NPN型三极管Q7的发射极为所述开关管的低电位端，所述NPN型三极管Q7的基极为所述开关管的控制端。
4.一种低压差线性稳压器，所述低压差线性稳压器包括误差放大器、阻抗衰减缓冲器和匹配管，所述阻抗衰减缓冲器连接在所述误差放大器和所述匹配管之间，所述误差放大器和所述匹配管之间还接有密勒电容Cc，其特征在于，所述阻抗衰减缓冲器包括补偿电容C0，所述补偿电容C0连接在所述阻抗衰减缓冲器的输入端和地之间，所述补偿电容C0与所述密勒电容Cc共同构成补偿电路以实现频率补偿；
所述阻抗衰减缓冲器还包括：PMOS管Q1、NMOS管Q2、PMOS管Q3、NMOS管Q4、PMOS管Q5和开关管；
所述NMOS管Q2的漏极、所述PMOS管Q1的漏极、所述PMOS管Q1的源极、所述PMOS管Q1的栅极、所述PMOS管Q3的源极、所述PMOS管Q5的栅极及所述PMOS管Q5的源极共接于电源，所述PMOS管Q3的栅极为所述阻抗衰减缓冲器的输入端，所述PMOS管Q3的源极与所述PMOS管Q5的漏极共接于所述开关管的高电位端，所述PMOS管Q3的漏极与所述NMOS管Q4的漏极共接于所述开关管的控制端，所述NMOS管Q4的源极、所述开关管的低电位端及所述NMOS管Q2的源极共接于地，所述NMOS管Q4的栅极与所述NMOS管Q2的栅极共接于所述NMOS管Q2的漏极。
5.如权利要求4所述的低压差线性稳压器，其特征在于，所述开关管采用NMOS管Q6，所述NMOS管Q6的漏极为所述开关管的高电位端，所述NMOS管Q6的源极为所述开关管的低电位端，所述NMOS管Q6的栅极为所述开关管的控制端。
6.如权利要求4所述的低压差线性稳压器，其特征在于，所述开关管采用NPN型三极管Q7，所述NPN型三极管Q7的集电极为所述开关管的高电位端，所述NPN型三极管Q7的发射极为所述开关管的低电位端，所述NPN型三极管Q7的基极为所述开关管的控制端。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610362694.2A CN106020306B (zh) | 2016-05-26 | 2016-05-26 | 一种阻抗衰减缓冲器及低压差线性稳压器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610362694.2A CN106020306B (zh) | 2016-05-26 | 2016-05-26 | 一种阻抗衰减缓冲器及低压差线性稳压器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106020306A CN106020306A (zh) | 2016-10-12 |
| CN106020306B true CN106020306B (zh) | 2017-11-24 |
Family
ID=57094354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610362694.2A Active CN106020306B (zh) | 2016-05-26 | 2016-05-26 | 一种阻抗衰减缓冲器及低压差线性稳压器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106020306B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108153372A (zh) * | 2018-01-10 | 2018-06-12 | 德淮半导体有限公司 | 调节器 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107196622B (zh) * | 2017-04-21 | 2021-05-18 | 北京海尔集成电路设计有限公司 | 一种输入阻抗恒定的衰减*** |
| CN112328000B (zh) * | 2020-09-30 | 2022-08-26 | 江苏清微智能科技有限公司 | 一种超低静态电流快速响应电路及装置 |
| CN113849033B (zh) * | 2021-09-27 | 2022-10-04 | 电子科技大学 | 一种阻抗衰减补偿的线性稳压器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246221B1 (en) * | 2000-09-20 | 2001-06-12 | Texas Instruments Incorporated | PMOS low drop-out voltage regulator using non-inverting variable gain stage |
| US6822514B1 (en) * | 2002-09-16 | 2004-11-23 | National Semiconductor Corporation | Amplifier with miller-effect compensation for use in closed loop system such as low dropout voltage regulator |
| CN101464699B (zh) * | 2007-12-21 | 2011-06-01 | 辉芒微电子（深圳）有限公司 | 具有高电源抑制比的低压差线性稳压器 |
| CN201616035U (zh) * | 2009-04-28 | 2010-10-27 | Bcd半导体制造有限公司 | 一种增强型密勒补偿低压差线性稳压器 |
| CN104391533A (zh) * | 2014-11-12 | 2015-03-04 | 记忆科技(深圳)有限公司 | 一种高电源抑制比ldo电路 |
-
2016
- 2016-05-26 CN CN201610362694.2A patent/CN106020306B/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108153372A (zh) * | 2018-01-10 | 2018-06-12 | 德淮半导体有限公司 | 调节器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106020306A (zh) | 2016-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106774580B (zh) | 一种快速瞬态响应高电源抑制比的ldo电路 | |
| CN106020306B (zh) | 一种阻抗衰减缓冲器及低压差线性稳压器 | |
| CN103219961B (zh) | 一种带宽可调的运算放大器电路 | |
| CN104750148B (zh) | 一种低压差线性稳压器 | |
| CN102096434A (zh) | 一种基于大摆率误差放大器的高精度高速ldo电路 | |
| CN101419477A (zh) | 提供多输出电压的可控低压差线性稳压电路 | |
| CN111522389A (zh) | 宽输入低压差线性稳压电路 | |
| CN101105696A (zh) | 一种用于线性稳压器的电压缓冲电路 | |
| CN104679088A (zh) | 一种低压差线性稳压器及其频率补偿电路 | |
| CN103838287A (zh) | 一种补偿零点动态调整的线性稳压器 | |
| CN103760943B (zh) | 一种应用于ldo的摆率增强电路 | |
| CN102681581A (zh) | 一种基于大摆率误差放大器的高精度高速ldo电路 | |
| CN103354419B (zh) | 基于恒定跨导放大器和电容乘法器的片上全集成补偿网络 | |
| CN211878488U (zh) | 宽输入低压差线性稳压电路 | |
| CN104950976B (zh) | 一种基于摆率增强的稳压电路 | |
| CN104052412B (zh) | 一种改进型米勒补偿放大器 | |
| CN106774572B (zh) | 米勒补偿电路及电子电路 | |
| CN107422774A (zh) | 一种低压快速瞬态响应的片上ldo | |
| CN207070017U (zh) | 宽带无电感高线性度输出驱动缓冲器 | |
| CN101964659B (zh) | 电压电流转换器 | |
| Gupta et al. | Design of two stage cmos op-amp with high slew rate and high gain in 180nm | |
| CN110247645A (zh) | 一种电压比较器 | |
| CN106843360B (zh) | 一种基准电压电路及程控电源 | |
| CN108733129A (zh) | 一种基于改进型负载电流复制结构的ldo | |
| CN104320105A (zh) | 一种混合模式电容倍增器电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Impedance and attenuation buffer and low-dropout linear regulator Effective date of registration: 20190621 Granted publication date: 20171124 Pledgee: Bank of China, Limited by Share Ltd, Guangzhou, Panyu branch Pledgor: Anyka (Guangzhou) Microelectronics Technology Co., Ltd. Registration number: 2019440000233 |
|
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Date of cancellation: 20200907 Granted publication date: 20171124 Pledgee: Bank of China Limited by Share Ltd. Guangzhou Panyu branch Pledgor: ANYKA (GUANGZHOU) MICROELECTRONICS TECHNOLOGY Co.,Ltd. Registration number: 2019440000233 |
|
| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 3 / F, C1 area, innovation building, 182 science Avenue, Science City, Guangzhou, Guangdong 510663 Patentee after: Guangzhou Ankai Microelectronics Co.,Ltd. Address before: 3 / F, C1 area, innovation building, 182 science Avenue, Science City, Guangzhou, Guangdong 510663 Patentee before: ANYKA (GUANGZHOU) MICROELECTRONICS TECHNOLOGY Co.,Ltd. |
|
| CP01 | Change in the name or title of a patent holder | ||
| CP02 | Change in the address of a patent holder |
Address after: 510555 No. 107 Bowen Road, Huangpu District, Guangzhou, Guangdong Patentee after: Guangzhou Ankai Microelectronics Co.,Ltd. Address before: 3 / F, C1 area, innovation building, 182 science Avenue, Science City, Guangzhou, Guangdong 510663 Patentee before: Guangzhou Ankai Microelectronics Co.,Ltd. |
|
| CP02 | Change in the address of a patent holder |