CN105938721B - 包括存储单元的半导体器件 - Google Patents

Abstract

一种半导体器件，包括：存储单元；操作电路，适用于对存储单元执行读取操作；以及查验电路，适用于比较其阈值电压被读取操作划分的存储单元的数量，其中，操作电路基于比较结果而在读取操作中改变将被施加至存储单元的读取电压。

Description

包括存储单元的半导体器件

相关申请的交叉引用

本申请要求2015年3月4日提交给韩国知识产权局的申请号为10-2015-0030456的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的各种实施例涉及一种半导体器件，具体而言涉及一种包括存储单元的半导体器件。

背景技术

执行读取操作来读取储存在半导体器件的存储单元中的数据。当存储单元的阈值电压(Vth)分布改变时，包括在从存储单元读取的数据中的错误位的数量增大。因此，需要改变在读取操作期间施加至存储单元的读取电压。

发明内容

本发明的各种实施例是针对能够减少错误的半导体器件。

本发明的实施例包括操作半导体器件的操作方法，所述半导体器件包括：存储单元；操作电路，被配置为执行存储单元的读取操作；以及查验电路，被配置为比较其阈值电压被读取操作划分的存储单元的数量，其中，操作电路基于比较结果而在读取操作中改变将被施加至存储单元的读取电压。

本发明实施例提供一种半导体器件的操作方法，所述半导体器件，包括：存储单元；操作电路，被配置为执行这样的读取操作，即：通过执行读取操作来将选中的单元分布划分为两个单元分布以确认包括在每个单元分布中的存储单元；以及查验电路，被配置为执行比较包括在相应的单元分布中的存储单元的数量的操作；其中，操作电路基于比较结果来选择所述两个单元分布之中的一个单元分布以及重新执行读取操作。

前述发明内容仅是说明性的并且不意在进行限制。除上述说明性方面、实施例和特征以外，参照附图和下面的详细描述，进一步的方面、实施例和特征将变得明显。

附图说明

通过参照附图详细描述实施例，对于那些本领域普通技术人员来说本发明的上述和其他特征和优点将变得更加明显，在附图中：

图1是示出根据本发明实施例的半导体器件的框图；

图2是用于描述图1所示存储块的细节图；

图3A至3C是描述图1所示存储块的示图；

图4是描述图1所示半导体器件的操作的流程图；

图5是描述图1所示半导体器件的操作的分布图；

图6是示出根据本发明实施例的存储***的框图；

图7是示出根据本发明实施例的熔丝存储器件或熔丝存储***的框图；以及

图8是示出根据本发明实施例的计算***的框图。

具体实施方式

在下文中，将参照附图详细描述本发明的示例性实施例。然而，本发明的范围不限于公开的示例性实施例，但是可以以不同方式实施。更确切地讲，提供示例性实施例来完全地公开本发明并且将本发明的范围充分地告知给那些本领域技术人员。

还应当注意在该说明书中，“连接/耦合”不仅指一个组件直接耦合另一组件，还指通过中间组件间接耦合另一组件。另外，只要未特别提及，单数形式可以包括复数形式。

图1是示出根据本发明实施例的半导体器件的框图。

参照图1，半导体器件包括存储阵列110、操作电路120至160和查验电路170。存储阵列110包括多个存储块110MB。每个存储块包括多个存储串。每个存储串包括多个存储单元。对于快闪存储器件，存储块包括快闪存储单元。

特别地，存储块可以包括分别与位线连接并且并行连接至公共源极线的存储串。存储串可以在半导体衬底上形成为二维(2D)结构或三维(3D)结构。将更详细描述存储块的结构。

图2是图1所示存储块110MB的细节图。

参照图2，每个存储块包括连接在位线BLe和BLo与公共源极线SL之间的多个存储串ST。即，存储串ST分别连接至相应的位线BLe至BLo，并且共同地连接至公共源极线SL。每个存储串ST1包括：源极选择晶体管SST，其源极连接至公共源极线SL；多个单元串，与多个存储单元C00至Cn0串联连接；以及漏极选择晶体管DST，其漏极连接至位线BLe。包括在单元串中的存储单元C00至Cn0串联连接在选择晶体管SST和DST之间。源极选择晶体管SST的栅极连接至源极选择线SSL，存储单元C00至Cn0的栅极分别连接至字线WL0至WLn，漏极选择晶体管DST的栅极连接至漏极选择线DSL。

漏极选择晶体管DST控制单元串ST与位线BLe之间的连接或中断，源极选择晶体管SST控制单元串ST与公共源极线SL之间的连接或中断。

包括在NAND快闪存储器件中的存储单元块中的存储单元可以以物理页为单位或以逻辑页为单位来划分。例如，连接至一个字线(例如，字线WL0)的存储单元C00至C0k配置一个物理页PAGE。进一步，连接至一个字线(例如，字线WL0)的偶数编号的存储单元C00、C02、C04和C0k-1配置偶数页，连接至一个字线(例如，字线WL0)的奇数编号的存储单元C01、C03、C05和C0k可以形成奇数页。页(或者偶数页和奇数页)可以是编程操作和读取操作的基本单位。

图3A至图3C是描述图1所示存储块110MB的示图。

参照图3A和图3B，包括凹陷部的管栅PG形成在半导体衬底SUB上，管道沟道层PC形成在管栅PG的凹陷部内。多个垂直沟道层SP1和SP2形成在管道沟道层PC上。一对垂直沟道层之中的第一垂直沟道层SP1的上部与公共源极线SL连接，第二垂直沟道层SP2的上部与位线BL连接。垂直沟道层SP1和SP2可以由多晶硅形成。

在第二垂直沟道层SP2的不同高度形成多个导电层DSL和WL15至WL8以围绕第二垂直沟道层SP2。进一步，在第一垂直沟道层SP1的不同高度形成多个导电层SSL、WL0至WL7以围绕第一垂直沟道层SP1。包括电荷储存层的多层(未示出)形成在垂直沟道层SP1和SP2的表面上以及管道沟道层PC的表面上，所述多层还位于垂直沟道层SP1和SP2与导电层DSL、WL15至WL8、SSL、和WL0至WL7之间以及管道沟道层PC与管栅PG之间。

围绕第二垂直沟道层SP2的最上导电层可以是漏极选择线DSL，漏极选择线DSL的下导电层可以是字线WL15至WL8。围绕第一垂直沟道层SP1的最上导电层可以是源极选择线SSL，源极选择线SSL的下导电层可以是字线WL0至WL7。用作字线的一些导电层可以是虚设字线(未示出)。

即，第一导电层SSL和WL0至WL7与第二导电层DSL和WL15至WL8分别层叠在半导体衬底的不同区域上。穿过第一导电层SSL和WL0至WL7的第一垂直沟道层SP1垂直连接在源极线SL与管道沟道层PC之间。穿过第二导电层DSL和WL15至WL8的第二垂直沟道层SP2垂直连接在位线SL与管道沟道层PC之间。

漏极选择晶体管DST形成在漏极选择线DSL围绕第二垂直沟道层SP2处，主单元晶体管C15至C8分别形成在字线WL15至WL8围绕第二垂直层SP2处。源极选择晶体管SST形成在源极选择线SSL围绕第一垂直沟道层SP1处，主单元晶体管C0至C7分别形成在字线WL0至WL7围绕第一垂直层SP1处。

根据前述结构，存储串可以包括：在位线BL与管道沟道层PC之间与衬底垂直连接的漏极选择晶体管DST和主单元晶体管C15至C8；以及在公共源极线SL与管道沟道层PC之间与衬底SUB垂直连接的源极选择晶体管SST和主单元晶体管C0至C7。在上述结构中，虚设单元晶体管(未示出)还可以连接在选择晶体管DST或SST与主单元晶体管C15或C0之间，虚设单元晶体管(未示出)还可以连接在主单元晶体管C8或C7与管道晶体管PT之间。

连接在公共源极线SL与管道晶体管PT之间的源极选择晶体管SST和主单元晶体管C0至C7可以形成第一垂直存储串，连接在位线BL与管道晶体管PT之间的漏极选择晶体管DST和主单元晶体管C15至C8可以形成第二垂直存储串。

参照图3C，存储块110MB包括连接至位线的存储串ST。U形结构的存储串ST包括：第一存储串SST和C0至C7，垂直连接在公共源极线SL与衬底的管道晶体管PT之间；以及第二存储串C8至C15和DST，垂直连接在位线BL与衬底的管道晶体管PT之间。第一垂直存储串SST和C0至C7包括源极选择晶体管SST和存储单元C0至C7。源极选择晶体管SST由施加至源极选择线SSL1至SSL4的电压控制，存储单元C0至C7由施加至层叠字线WL0至WL7的电压控制。第二垂直存储串C8至C15和DST包括漏极选择晶体管DST和存储单元C8至C15。漏极选择晶体管DST由施加至漏极选择线DSL1至DSL4的电压控制，存储单元C8至C15由施加至层叠字线WL8至WL15的电压控制。

当存储块110MB被选中时，连接在位于具有U形结构的存储串的中心的存储单元对C7和C8之间的管道晶体管PT执行这样的操作，即：将包括在选中的存储块110MB中的第一垂直存储串SST和C0至C7的沟道层和第二垂直存储串C8至C15、DST的沟道层电连接。

在具有2D结构的存储块中，一个存储串连接至每个位线，存储块的漏极选择晶体管由一个漏极选择线同时控制，但是在具有3D结构的存储块中，存储串ST共同连接至每个位线BL。在同一存储块110MB中，共同连接至一个位线BL以及由同一字线控制的存储串ST的数量可以基于设计而改变。

存储串ST并行连接至一个位线BL，从而选择性地将一个位线BL与存储串ST连接，漏极选择晶体管DST由施加至漏极选择线DSL1至DSL4的选择电压独立控制。

垂直连接的第一垂直存储串SST和C0至C7的存储单元C0至C7以及第二垂直存储串C8至C15的存储单元C8至C15由施加至层叠字线WL0至WL7和层叠字线WL8至WL15的操作电压控制。字线WL0至WL15以存储块为单位来划分。

选择线DSL1至DSL4、SSL1至SSL4和字线WL0至WL15成为存储块110MB的局域线。特别地，源极选择线SSL1至SSL4和字线WL0至WL7可以成为第一垂直存储串的局域线，漏极选择线DSL1至DSL4和字线WL8至WL15可以成为第二垂直存储串的局域线。管道晶体管PT的栅极PG可以与存储块110MB共同地连接。

在存储块110MB内部连接至不同位线并且共享漏极选择线(例如，漏极选择线DSL4)的存储单元配置一个页PAGE。存储块110MB可以是擦除循环的基本单位，页PAGE可以是编程操作和读取循环的基本单位。

返回参照图1和图2，操作电路120至160被配置为执行连接至选中的字线(例如，字线WL0)的存储单元(例如，存储单元C00至C0k)的编程循环、擦除循环和读取操作。编程循环包括编程操作和编程验证操作，擦除循环包括擦除操作和擦除验证操作。

操作电路120至160可以以递增步长脉冲程序(ISPP)方式来执行编程循环。即，操作电路120至160重复地执行编程操作和验证操作，直到连接至选中的字线(例如，字线WL0)的存储单元C00至C0k的所有阈值电压Vth达到目标电平。即，操作电路120至160可以重复地执行用于储存数据的编程操作和用于确认数据储存的验证操作，直到确认从外部输入的数据被储存在选中的字线(例如，字线WL0)的存储单元C00至C0k中。

操作电路120至160每当重复执行编程操作时可以将施加至选中的字线的编程电压Vpgm增大预定步长电压。即，操作电路120至160当执行编程操作时可以将与在先前编程操作中所用的编程电压相比增大了步长电压的编程电压Vpgm施加至选中的字线WL0。

操作电路120至160可以被配置为利用多个不同的编程验证电压来执行编程验证操作。例如，当两位数据储存在每个单位单元中时，操作电路120至160可以利用三个验证电压来执行编程验证操作。进一步，当三位数据储存在每个单位单元中时，操作电路120至160可以利用七个验证电压来执行编程验证操作。

还可以用与编程循环相同的方法来执行擦除循环。然而，操作电路120至160每当重复执行擦除操作时可以将施加至块体(衬底或阱区)的擦除电压Verase增大预定步长电压。

为了执行编程循环、擦除循环和读取操作，操作电路120至160被配置为将操作电压Verase、Vpgm、Vupgm、Vread、Vpv、Vpass、Vdsl、Vssl、Vsl、Vpg选择性地输出至选中的存储块的局域线SSLa、WL0至WLn、DSL以及公共源极线SL，以及控制位线BLe和BLo的预充电/放电或感测位线BLe和BLo的电流流动。例如，擦除电压Verase在擦除操作期间被施加至块体(未示出)或其上形成存储单元的衬底，编程电压Vpgm在编程操作期间被施加至选中的字线，读取电压Vread在读取操作期间被施加至选中的字线，验证电压Vpv在验证操作期间被施加至选中的字线。通过电压Vpass在编程操作、读取操作或验证操作期间从选中的字线被施加至未选中的字线，漏极选择电压Vdsl被施加至漏极选择线DSL，源极选择电压Vssl被施加至源极选择线，源级电压Vsl被施加至公共源极线SL。当存储块形成在图3所公开的结构中时，管栅电压Vpg被施加至管栅PG。

在NAND快闪存储器件中，操作电路包括控制电路120、电压供给电路130、读取/写入电路150、列选择电路150和输入/输出电路160。

控制电路120响应于经由输入/输出电路160输入的命令信号CMD而输出用于控制电压供给电路130的电压控制信号CMDv，从而产生具有期望电平的用于执行编程循环、擦除循环和读取操作的操作电压Verase、Vpgm、Vupgm、Vread、Vpv、Vpass、Vdsl、Vssl、Vsl、Vpg。进一步，控制电路120输出用于控制包括在读取/写入电路140中的读取/写入电路(或页缓冲器PB)的控制信号CMDpb来执行编程循环、擦除循环和读取操作。进一步，当地址信号ADD被输入至控制电路120中时，列地址信号CADD和行地址信号RADD由输入地址信号ADD产生并且被从控制单元120输出。

电压供给电路130响应于控制电路120的电压控制信号CMDv来产生根据存储单元的编程循环、擦除循环和读取操作的操作电压Verase、Vpgm、Vupgm、Vread、Vpv、Vpass、Vdsl、Vssl、Vsl、Vpg，以及响应于控制电路120的行地址信号RADD来将操作电压输出至选中的存储块的局域线SSL、WL0至WLn、DSL和公共源极线SL。

电压供给电路130可以包括电压发生电路131和行解码器133。电压发生电路131响应于控制电路120的电压控制信号CMDv来产生操作电压Verase、Vpgm、Vupgm、Vread、Vpv、Vpass、Vdsl、Vssl、Vsl、Vpg，行解码器133响应于控制电路120的行地址信号RADD来将操作电压传输到存储串110MB之中的选中的存储块的局域线SSL、WL0至WLn、DSL和公共源极线SL。将在下面描述的验证电压Vpv1至Vpv3可以包括在由电压供给电路130输出的验证电压Vpv中。

读取/写入电路140可以包括经由位线BLe和BLo与存储阵列110连接的多个读取/写入电路(例如，页缓冲器PB)中的每个。特别地，读取/写入电路PB可以分别连接至位线BL3和BLo。即，一个读取/写入电路PB可以连接至一个位线。进一步，读取/写入电路PB可以连接至一对位线BL3和BLo。

在编程操作期间，读取/写入电路PB可以根据控制电路120的PB控制信号CMDpb和将被储存在存储单元中的数据DATA来选择性地对位线BLe和BLo进行预充电。即，在编程操作期间，读取/写入电路PB可以将编程抑制电压(例如，电源电压)和编程许可电压(例如，地电压)选择性地施加至位线BLe和BLo。即使施加编程电压，连接至预充电位线(即，施加有编程抑制电压的位线)的存储单元的阈值电压也不会改变很多。然而，连接至放电位线(即，施加有编程许可电压的位线)的存储单元的阈值电压可以被增大编程电压。

在验证操作或读取操作期间，读取/写入电路PB可以对位线BLe和BLo进行预充电，然后感测位线BLe和BLo的电压变化或电流，以及根据控制电路120的PB控制信号CMDpb来锁存从存储单元读取的数据。

读取/写入电路PB可以输出信号Dout[0:k]，基于所述信号Dout[0:k]，包括存储单元的单元分布可以根据在读取操作期间从存储单元读取的数据(在验证操作期间确认的存储单元的阈值电压)被确认。

列选择电路150响应于由控制电路120输出的列地址CADD来选择包括在读取/写入电路组140中的读取/写入电路PB。即，列选择电路150响应于列地址CADD来将要储存在存储单元中的数据顺序地传输至读取/写入电路PB。进一步，列选择电路150响应于列地址CADD来顺序地选择读取/写入电路PB，从而锁存在读取/写入电路PB中的存储单元的数据可以通过读取操作被输出至外部。

输入/输出电路160将从外部输入的命令信号CMD和地址信号ADD传输至控制电路120。进一步，输入/输出电路160可以执行这样的操作，即：在编程操作期间将从外部输入的数据DATA传输至列选择电路150，或在读取操作期间将从存储单元读取的数据输出至外部。

查验电路170可以计数并且比较由操作电路120的读取操作划分的存储单元的数量。即，查验电路170可以被配置为执行比较包括在每个单元分布中的存储单元的数量的操作。为了这个目的，查验电路170可以包括计数器171和比较器172。

计数器171可以计数根据由读取操作读取的数据划分的存储单元的数量。进一步，计数器171可以计数与在读取操作期间施加的读取电压相比较具有高阈值电压的存储单元的数量以及剩余的存储单元的数量。进一步，计数器171可以计数包括在每个单元分布中的存储单元的数量。

比较器172可以比较由计数器171计数的存储单元的数量。比较器172可以将比较结果信号CHECH输出至操作电路120至160(特别地，控制电路)。

操作电路120至160执行将选中的单元分布划分为两个单元分布以及确认包括在每个单元分布中的存储单元的读取操作。查验电路170执行比较包括在每个单元分布中的存储单元的数量的操作。由于查验电路170的比较，操作电路120至160可以选择包括最少数量存储单元的单元分布并且重新执行读取操作。

操作电路120至160和查验电路170可以重复地执行读取操作和比较存储单元的数量的操作直到包括在选中的单元分布中的存储单元的数量小于参考值。可以将关于在由操作电路120至160最后执行的读取操作期间施加至存储单元的读取电压的信息储存在内容可寻址存储块(cam block)中。

在下文中，将描述操作包括前述配置的半导体器件的方法。图4是描述图1所示半导体器件的操作的流程图。图5是描述图1所示半导体器件的操作的分布图。

参照图1、图4和图5，存储单元的阈值电压根据储存在存储单元中的数据而分配在不同的电平(例如，PV1和PV2)。当相邻阈值电压的电平PV1和PV2的重叠区域增大、或阈值电压的电平PV1和PV2变为高电平或低电平时，从存储单元读取的数据可以改变。即，包括在存储单元的数据中的错误位的数量增大。因此，需要改变在读取操作期间施加的读取电压。下面将描述搜寻最佳读取电压的方法。

在操作S410中，操作电路120至160执行存储单元的读取操作。特别地，操作电路120至160执行将选中的单元分布划分为两个单元分布A和B以及确认包括在每个单元分布A和B中的存储单元的读取操作。

例如，操作电路120至160可以使用用于读取操作的三个读取电压VR1、VR2、VR3。首先，操作电路120至160利用第一读取电压VR1和第二读取电压VR2通过读取操作来确认包括在第一单元分布A中的存储单元，以及利用第二读取电压VR2和第三读取电压VR3通过读取操作来确认包括在第二单元分布B中的存储单元。即，操作电路120至160利用第一读取电压VR1来锁存读取操作的结果，利用第二读取电压VR2来锁存读取操作的结果，利用第三读取电压VR3来锁存读取操作的结果。可能的是利用锁存结果来确认包括在第一单元分布A和第二单元分布B中的存储单元。包括在第一单元分布A中的存储单元的阈值电压高于第一读取电压VR1且低于第二读取电压VR2。包括在第二单元分布B中的存储单元的阈值电压高于第二读取电压VR2且低于第三读取电压VR3。

在操作S420中，查验电路170计数并且比较由读取操作划分的存储单元的数量。查验电路170的计数器171可以根据由读取操作读取的数据来计数包括在第一单元分布A中的存储单元的数量，以及计数包括在第二单元分布B中的存储单元的数量。即，查验电路170的计数器171可以根据阈值电压与通过读取操作获取的读取电压之间的差异来计数包括在第一单元分布A中的具有较低阈值电压Vth的存储单元的数量，以及计数包括在第二单元分布B中的具有较高阈值电压Vth的存储单元的数量。

在操作S430中，查验电路170的比较器172比较包括在第一单元分布A中的存储单元的数量和包括在第二单元分布B中的存储单元的数量。即，查验电路170的比较器172将具有较低阈值电压的存储单元的数量与具有较高阈值电压的存储单元的数量进行比较。然后，查验电路170的比较器172将比较结果信号CHECK输出至操作电路120至160(特别地，控制电路120)。

根据比较结果信号CHECK当具有较低阈值电压的存储单元的数量大于具有较高阈值电压的存储单元的数量时，执行下一操作。在操作S440中，操作电路120至160选择与具有较高阈值电压的单元分布B中的中间电平对应的读取电压VR4。

在操作S460中，操作电路120至160确定是否额外地执行读取操作。例如，当包括在具有较高阈值电压的单元分布B中的存储单元的数量大于参考值时，操作电路120至160可以确定是否额外地执行读取操作。所述确定可以由控制电路120执行。

当确定是否额外地执行读取操作时，操作电路120至160利用在操作S440中选中的读取电压VR4来执行读取操作。单元分布B可以被读取电压VR4划分为两个单元分布C和D，包括在单元分布B中的存储单元之中的包括在单元分布C中的存储单元和包括在单元分布D中的存储单元可以由读取操作来确认。

例如，操作电路120至160可以利用第四读取电压VR4通过读取操作在包括在单元分布B中的存储单元之中来确认阈值电压低于第四读取电压VR4且包括在单元分布C中的存储单元以及阈值电压高于第四读取电压VR4且包括在单元分布D中的存储单元。即，操作电路120至160利用第四读取电压VR4锁存读取操作的结果。有可能根据利用第二读取电压VR2、第三读取电压VR3和第四读取电压VR4在读取操作中锁存的结果来确认包括在单元分布C和单元分布D中的存储单元。包括在单元分布C中的存储单元的阈值电压高于第二读取电压VR2且低于第四读取电压VR4。包括在单元分布D中的存储单元的阈值电压高于第四读取电压VR4且低于第三读取电压VR3。

然后，在操作S420中，查验电路170计数并且比较根据利用第四读取电压VR4的操作S470的读取操作划分的存储单元的数量。查验电路170的计数器171可以根据由读取操作读取的数据来计数包括在第三单元分布C中的存储单元的数量，以及计数包括在第四单元分布D中的存储单元的数量。即，查验电路170的计数器171可以根据阈值电压与通过读取操作获取的读取电压之间的差异来计数包括在第三单元分布C中的具有较低阈值电压的存储单元的数量，以及计数包括在第四单元分布D中的具有较高阈值电压的存储单元的数量。

在操作S430中，查验电路170的比较器172比较包括在第三单元分布C中的存储单元的数量和包括在第四单元分布D中的存储单元的数量。即，查验电路170的比较器172将具有较低阈值电压的存储单元的数量与具有较高阈值电压的存储单元的数量进行比较。然后，查验电路170的比较器172将比较结果信号CHECK输出至操作电路120至160(特别地，控制电路120)。

根据比较结果信号CHECK当具有较高阈值电压的存储单元的数量大于具有较低阈值电压的存储单元的数量时，执行下一操作。在操作S450中，操作电路120至160选择与在低单元分布C中的中间电平相对应的读取电压VR5。单元分布C可以被读取电压VR5划分为两个单元分布E和F。

在操作S460中，操作电路120至160确定是否执行额外读取操作。由于所述确定，可以执行操作S470、S420和S430，以及可以执行操作S440和S450之中的一个操作(例如，操作S450)。结果，可以确定读取电压VR6。

在操作S460中，当包括在单元分布E中的存储单元的数量小于参考值时，操作电路120至160可以确定不执行额外读取操作。在这种情况下，在操作S480中，读取电压VR6被最终确定为将在读取操作中使用的读取电压。进一步，操作电路120至160可以将有关读取电压VR6的信息储存在用作内容可寻址存储块的存储块中。

当读取电压通过操作而改变时，有可能确认存储单元的阈值电压所属的电平PV1或PV2，因此改善读取操作的可靠性。

图6是示出根据本发明实施例的存储***600的框图。

参照图6，存储***600可以包括非易失性存储器件620和存储控制器610。

非易失性存储器件620可以对应于参照图1至图5所述的半导体器件，以及可以连接至参照图1所述的存储阵列和操作电路。存储控制器610可以控制非易失性存储器件620。可以通过非易失性存储器件620和存储控制器610的组合来提供存储卡或半导体磁盘器件(例如，固态磁盘：SSD)。SRAM 611用作处理单元612的操作存储器。主机接口613包括与存储***600连接的主机的数据交换协议。纠错模块614检测并且校正包括在从非易失性存储器件620的单元区读取的数据中的错误。存储器接口614与非易失性存储器件620接口。处理单元612执行存储控制器610的数据交换的一般控制操作。

虽然未在附图中示出，但是存储***600还可以包括储存用于与主机接口的代码数据的ROM。非易失性存储器件620还可以被提供为包括多个快闪存储芯片的多芯片封装体形式。存储***600可以被提供为具有改善操作特性的高可靠性存储介质。快闪存储器件可以包括在存储***中，诸如近日积极研究的半导体磁盘器件(例如，SSD)。在这种情况下，存储控制器610可以经由诸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE等多个接口协议中的一种与外部器件(例如，主机)通信。

图7是示出根据本发明实施例的熔丝存储器件或熔丝存储***的框图。例如，本发明实施例的技术特性可以应用于作为熔丝存储器件的OneNAND快闪存储器件700。

OneNAND快闪存储器件700，可以包括：主机接口710，用于利用不同的协议与器件交换各种信息；缓冲器RAM 720，包括用于驱动存储器件或临时储存数据的代码；控制器730，被配置为响应于从外部提供的控制信号和命令来控制读取操作、编程操作和所有状态；寄存器740，储存数据，诸如命令、地址和定义存储器件中的***操作环境的配置；以及NAND快闪单元阵列750，由操作电路形成包括非易失性存储单元和页缓冲器。OneNAND快闪存储器件通过常规方法响应于来自主机的读取请求来对数据进行编程。

图8示出根据本发明实施例的包括快闪存储器件812的计算***800。

计算***800可以包括电连接至***总线860的微处理器820、RAM 830、用户接口840、调制解调器850(诸如基带芯片组)和存储***810。当计算***800是移动设备时，还可以提供用于供应计算***800的操作电压的电池(未示出)。虽然未在附图中示出，但是对那些本领域技术人员而言明显的是计算***800还可以包括应用芯片组、相机图像处理器、和移动DRAM等等。存储***810还可以形成例如利用参照图1至图5所述的半导体存储器件来储存数据的SSD。另外，存储***810可以被提供作为熔丝快闪存储器(例如，OneNAND快闪存储器)。

实施例已在附图和说明书中公开。这里所用的特定术语是为了说明，而非限制由权利要求限定的本发明的范围。因此，那些本领域技术人员将理解，在不脱离本公开的范围和精神的情况下可以做出各种修改和等同示例。因此，本发明的唯一技术保护范围将由所附权利要求的技术精神定义。

通过实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种半导体器件，包括：

存储单元；

操作电路，适用于对存储单元执行读取操作；以及

查验电路，适用于比较其阈值电压被读取操作划分的存储单元的数量，

其中，操作电路基于比较结果而在读取操作中改变将被施加至存储单元的读取电压。

技术方案2.如技术方案1所述的半导体器件，其中，查验电路包括：

计数器，适用于计数根据由读取操作读取的数据被划分的存储单元；以及

比较器，适用于比较被计数的存储单元的数量。

技术方案3.如技术方案1所述的半导体器件，其中，查验电路包括：

计数器，适用于计数具有较高阈值电压的存储单元和剩余的存储单元；以及

比较器，适用于比较被计数的存储单元的数量，

其中，具有较高阈值电压的存储单元和剩余的存储单元是基于在读取操作中施加的读取电压而被划分的。

技术方案4.如技术方案1所述的半导体器件，其中，操作电路执行第一读取操作，利用第一读取电压和第二读取电压来确认第一单元分布，以及利用第二读取电压和第三读取电压来确认第二单元分布。

技术方案5.如技术方案4所述的半导体器件，其中，查验电路计数阈值电压高于第一读取电压且低于第二读取电压的存储单元，以及计数阈值电压高于第二读取电压且低于第三读取电压的存储单元。

技术方案6.如技术方案4所述的半导体器件，其中，当与第一单元分布相比而较少存储单元被包括在第二单元分布中时，操作电路利用与第二读取电压和第三读取电压中的中间电压相对应的读取电压来执行第二读取操作，以及

其中，当与第二单元分布相比而较少存储单元被包括在第一单元分布中时，操作电路利用与第一读取电压和第二读取电压中的中间电压相对应的读取电压来执行第二读取操作。

技术方案7.如技术方案1所述的半导体器件，其中，通过利用三个读取电压，操作电路执行第一读取操作以确认包括在第一单元分布中的存储单元以及包括在第二单元分布中的存储单元。

技术方案8.如技术方案7所述的半导体器件，其中，查验电路比较包括在第一单元分布中的存储单元的数量与包括在第二单元分布中的存储单元的数量。

技术方案9.如技术方案8所述的半导体器件，其中，操作电路基于比较结果而利用读取电压来执行第二读取操作，其中基于该读取电压具有较少数量存储单元的单元分布被划分为两个单元分布。

技术方案10.如技术方案9所述的半导体器件，其中，操作电路和查验电路重复地执行读取操作和比较存储单元的数量的操作，直到包括在单元分布中的存储单元的数量小于参考值。

技术方案11.一种半导体器件，包括：

存储单元；

操作电路，适用于通过执行读取操作来将选中的单元分布划分为两个单元分布以确认包括在每个单元分布中的存储单元；以及

查验电路，适用于比较包括在相应的单元分布中的存储单元的数量；

其中，操作电路基于比较结果来选择所述两个单元分布之中的一个单元分布以及重新执行读取操作。

技术方案12.如技术方案11所述的半导体器件，其中，查验电路包括：

计数器，适用于计数包括在相应的单元分布中的存储单元；以及

比较器，适用于比较被计数的存储单元的数量。

技术方案13.如技术方案11所述的半导体器件，其中，操作电路基于比较结果而在所述两个单元分布之中选择具有较少存储单元的单元分布，以及重新执行读取操作。

技术方案14.如技术方案11所述的半导体器件，其中，操作电路和查验电路重复地执行读取操作和比较存储单元的数量的操作，直到包括在选中的单元分布中的存储单元的数量小于参考值。

技术方案15.如技术方案14所述的半导体器件，其中，有关在包括在选中的单元分布中的存储单元的数量小于参考值的读取操作期间被施加的读取电压的信息被储存。

Claims (15)

1.一种半导体器件，包括：

存储单元；

操作电路，适用于利用第一读取电压对包括在单元分布中的存储单元执行第一读取操作，所述第一读取操作基于第一读取电压而将单元分布划分为第一单元分布和第二单元分布；以及

查验电路，适用于将包括在第一单元分布中的存储单元的数量与包括在第二单元分布中的存储单元的数量进行比较，

其中，操作电路基于比较结果而选择第二读取电压，并且利用第二读取电压对存储单元执行第二读取操作，以及

当比较结果指示包括在第一单元分布中的存储单元的数量大于包括在第二单元分布中的存储单元的数量时，第二读取操作基于第二读取电压而将第二单元分布划分为两个单元分布。

2.如权利要求1所述的半导体器件，其中，查验电路包括：

计数器，适用于对根据由第一读取操作读取的数据而划分的存储单元进行计数；以及

比较器，适用于比较被计数的存储单元的数量。

3.如权利要求1所述的半导体器件，其中，查验电路包括：

计数器，适用于对包括在第一单元分布中的存储单元和包括在第二单元分布中的存储单元进行计数；以及

比较器，适用于比较被计数的存储单元的数量。

4.如权利要求1所述的半导体器件，其中，操作电路利用第一读取电压和第三读取电压来执行第一读取操作以确认第一单元分布，以及利用第三读取电压和第四读取电压来执行第一读取操作以确认第二单元分布。

5.如权利要求4所述的半导体器件，其中，查验电路对阈值电压高于第三读取电压且低于第一读取电压的存储单元进行计数，以及对阈值电压高于第一读取电压且低于第四读取电压的存储单元进行计数。

6.如权利要求4所述的半导体器件，其中，当与第一单元分布相比而较少存储单元被包括在第二单元分布中时，操作电路利用与第一读取电压和第四读取电压的中间电压相对应的第二读取电压来执行第二读取操作，以及

其中，当与第二单元分布相比而较少存储单元被包括在第一单元分布中时，操作电路利用与第一读取电压和第三读取电压的中间电压相对应的第二读取电压来执行第二读取操作。

7.如权利要求1所述的半导体器件，其中，通过利用包括第一读取电压的三个读取电压，操作电路执行第一读取操作以确认包括在第一单元分布中的存储单元以及包括在第二单元分布中的存储单元。

8.如权利要求7所述的半导体器件，其中，查验电路将包括在第一单元分布中的存储单元的数量与包括在第二单元分布中的存储单元的数量进行比较。

9.如权利要求8所述的半导体器件，其中，操作电路基于比较结果而利用第二读取电压来执行第二读取操作，其中基于所述第二读取电压具有较少数量存储单元的单元分布被划分为两个单元分布。

10.如权利要求9所述的半导体器件，其中，操作电路和查验电路重复地执行读取操作以及将存储单元的数量与参考值进行比较的操作，直到包括在单元分布中的存储单元的数量小于参考值。

11.一种半导体器件，包括：

存储单元；

操作电路，适用于通过执行读取操作来将选中的单元分布划分为第一单元分布和第二单元分布，以确认包括在第一单元分布和第二单元分布中的每个单元分布中的存储单元；以及

查验电路，适用于将包括在第一单元分布中的存储单元的数量与包括在第二单元分布中的存储单元的数量进行比较；

其中，操作电路基于比较结果来选择第一单元分布和第二单元分布之中的一个单元分布以及重新执行读取操作来将选中的单元分布划分为第三单元分布和第四单元分布，以及

在第一单元分布和第二单元分布之中，与未选中的单元分布相比，选中的单元分布包括较少存储单元的数量。

12.如权利要求11所述的半导体器件，其中，查验电路包括：

计数器，适用于计数包括在相应的单元分布中的存储单元；以及

比较器，适用于比较被计数的存储单元的数量。

13.如权利要求11所述的半导体器件，其中，操作电路在第三单元分布和第四单元分布之中选择具有较少存储单元的单元分布，以及重新执行读取操作来将第三单元分布和第四单元分布之中选中的单元分布划分为两个单元分布。

14.如权利要求11所述的半导体器件，其中，操作电路和查验电路重复地执行读取操作以及将存储单元的数量与参考值进行比较的操作，直到包括在选中的单元分布中的存储单元的数量小于参考值。

15.如权利要求14所述的半导体器件，其中，有关在包括在选中的单元分布中的存储单元的数量小于参考值的读取操作期间被施加的读取电压的信息被储存。

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