CN105915215A - 一种频率锁相环pll发生装置 - Google Patents

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张建军
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Jianghan University
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明涉及一种频率锁相环PLL发生装置，包括依次连接的压控温度补偿晶体振荡器、直接数字频率合成器、滤波电路、分频器、锁相环频率合成器、数字功率衰减器和阻抗匹配电路，还包括控制器；本发明通过选择体积小、集成度高的锁相环频率合成器集成芯片ADF4350,使其不需要外接压控振荡器只需外加一个环路滤波器就可以构成一个完整的低噪声、低功耗、高稳定度、高可靠性的锁相环频率合成器。采用直接数字频率合成器(DDS)作为参考源驱动锁相环频率合成器,再结合可编程数字功率衰减器和阻抗匹配电路,从而实现高稳定度、高分辨率、快跳频速度、低相位噪声、小步长扫描的用Ramsey‑CPT原子频标的脉冲微波源。

Description

一种频率锁相环PLL发生装置
技术领域
本发明涉及原子频标领域，具体涉及一种频率锁相环PLL发生装置。
背景技术
相干布居囚禁(Coherent Population Trapping , CPT)是利用原子与相干激光相互作用所产生的一种量子干涉现象而实现的一种新型原子频标, 也是目前从原理上唯一可实现微型化的原子频标,其体积、功耗比氢原子频标、艳原子频标、要小, 甚至与目前体积、功耗最小的铷原子频标相比还要小得多。
然而, 由于受到原子谱线多普勒加宽的限制, 原子光谱的线宽较宽, 导致CPT 原子频标的稳定度偏低，为此, 可以将时域的Ramsey分离振荡场技术与CPT现象相结合, 从而获得线宽更窄、信噪比更佳的Ramsey-CPT干涉谱线, 以此谱线作为微波鉴频信号, 可以实现稳定度更高的Ramsey-CPT原子频标。
CPT原子频标采用连续激光和原子相互作用的工作方式, 而Ramsey-CPT原子频标采用脉冲激光和原子相互作用的工作方式，但是目前已有的Ramsey-CPT原子频标用声光调制器(AOM)作为光开关产生脉冲激光, 由于AOM 体积较大、功耗较高, 限制了Ramsey-CPT原子频标向微型化和低功耗原子频标方向的发展。
另外,Ramsey-CPT原子频标以铷85为工作原子, 采用全宽调制, 其频率锁定过程要求微波源以3.035 732 439 GHz为中心频率, 在小频率范围内小步长进行扫描而获得一个Ramsey-CPT峰信号, 通过控制电路将微波频率锁定在线宽很窄的Ramsey-CPT峰的最大值处, 从而实现原子频标的闭环锁定。显然, Ramsey-CPT原子频标对微波源精度和体积的要求都比较高, 所以需要设计高性能、小体积的脉冲微波源。
目前,对于Ramsey-CPT原子频标微波源来说, 设计方案主要有1）锁相环(PLL) 方案; 2) 注入式锁相环方案; 3) 本地振荡器(LO) 方案。其中, PLL方案在相位噪声和杂散等方面均满足设计要求,是最成熟的设计方案，Symmetricom 和Kernco是世界上现阶段仅有的把CPT 原子频标商品化的厂家,它们均采用PLL方案, 但微波源的体积和功耗仍然偏大"为了解决体积和功耗的问题, 注入式锁相环方案和LO方案正不断地应用到CPT 原子频标中。LO方案采用体积很小的介质振荡器(DRO)直接产生高频信号, 在体积和实现难易程度上具有优势, 但相位噪声方面要比前两种方案差. 而一般来说, 原子频标需要产生低频的标准输出频率, 这就需要加入复杂的小数分频电路, 很大程度上降低了LO小体积的优势。
发明内容
本发明要解决的技术问题是：提出一种高性能、小型化的脉冲微波源。
本发明为解决上述技术问题提出的技术方案是：一种频率锁相环PLL发生装置，包括依次连接的压控温度补偿晶体振荡器、直接数字频率合成器、滤波电路、分频器、锁相环频率合成器、数字功率衰减器和阻抗匹配电路，还包括控制器；
所述控制器的控制端连接到所述直接数字频率合成器、所述分频器、锁相环频率合成器和所述数字功率衰减器的受控端。
进一步的，所述锁相环频率合成器是由集成芯片ADF4350及***电路构成，所述集成芯片ADF4350的***电路包括线性稳压器LP5900SD和外部环路滤波器。
进一步的，所述压控温度补偿晶体振荡器的输出频率为10MHz。
进一步的，所述直接数字频率合成器是由集成芯片AD9954及***电路构成，所述AD9954的***电路包括稳压电源LP3878MR- ADJ和低通滤波器，所述AD9954频率控制字为32位，工作时钟为10MHz，输出时钟的频率分辨率f=10 x 106/232=0.0023 Hz。AD9954相位控制字为14位，输出时钟的相位分辨率为3600/214= 0.0220。
进一步的，所述数字功率衰减器为可编程数字功率衰减器。
本发明的有益效果是：
本发明通过选择体积小、集成度高的锁相环频率合成器集成芯片ADF4350 , 使其不需要外接压控振荡器只需外加一个环路滤波器就可以构成一个完整的低噪声、低功耗、高稳定度、高可靠性的锁相环频率合成器。采用直接数字频率合成器(DDS)作为参考源驱动锁相环频率合成器, 再结合可编程数字功率衰减器和阻抗匹配电路, 从而实现高稳定度、高分辨率、快跳频速度、低相位噪声、 小步长扫描的用Ramsey-CPT原子频标的脉冲微波源。
附图说明
下面结合附图对本发明的频率锁相环PLL发生装置作进一步说明。
图1是本发明中频率锁相环PLL发生装置的结构框图；
图2是低通滤波器的电路结构图。
具体实施方式
根据图1和图2所示，本发明中的频率锁相环PLL发生装置，包括依次连接的压控温度补偿晶体振荡器(VCTCXO)、直接数字频率合成器（DDS）、滤波电路、分频器、锁相环频率合成器(PLL)、数字功率衰减器和阻抗匹配电路，还包括控制器。
控制器的控制端连接到直接数字频率合成器、分频器、锁相环频率合成器和数字功率衰减器的受控端。
在本发明中，采用相位噪声、谐杂抑制都很好的压控温度补偿晶体振荡器VCTCXO作为DDS的参考时钟源，通过微控制器把频率控制字和相位控制字写入DDS内部的寄存器中，DDS便可以产生一个频率和相位都可编程控制的模拟正弦波输出；然后把DDS的输出信号作为PLL的参考信号，设定分频器的分频比N，便得到了频率为DDS输出频率N/R 倍的时钟信号；通过可编程数字功率衰减器实现脉冲形式的微波信号，再经过阻抗匹配电路，最后根据期望输出脉冲微波信号。这种结构利用DDS的高分辨率保证了足够小的频率步进，同时PLL的带通特性很好地抑制了DDS输出频谱中的部分杂散。
实现了DDS和PLL的优势互补，兼顾了各个方面的性能。所以此方案实现的脉冲微波源具有小体积、较高频率、较快频率转换速度和较高频率分辨率的特点，同时也很好地保证了***杂散和相位噪声性能。
锁相环频率合成器是由集成芯片ADF4350及***电路构成，集成芯片ADF4350的***电路包括线性稳压器LP5900SD和外部环路滤波器。
压控温度补偿晶体振荡器的输出频率为10MHz。
直接数字频率合成器是由集成芯片AD9954及***电路构成，AD9954的***电路包括稳压电源LP3878MR- ADJ和低通滤波器，AD9954频率控制字为32位，工作时钟为10MHz，输出时钟的频率分辨率f=10 x 106/232=0.0023 Hz。AD9954相位控制字为14位，输出时钟的相位分辨率为3600/214= 0.0220。
可作为优选的是：数字功率衰减器为可编程数字功率衰减器。
本发明的不局限于上述实施例，本发明的上述各个实施例的技术方案彼此可以交叉组合形成新的技术方案，另外凡采用等同替换形成的技术方案，均落在本发明要求的保护范围内。

Claims (5)

1.一种频率锁相环PLL发生装置，其特征在于：包括依次连接的压控温度补偿晶体振荡器、直接数字频率合成器、滤波电路、分频器、锁相环频率合成器、数字功率衰减器和阻抗匹配电路，还包括控制器；
所述控制器的控制端连接到所述直接数字频率合成器、所述分频器、锁相环频率合成器和所述数字功率衰减器的受控端。
2.根据权利要求1所述频率锁相环PLL发生装置，其特征在于：所述锁相环频率合成器是由集成芯片ADF4350及***电路构成，所述集成芯片ADF4350的***电路包括线性稳压器LP5900SD和外部环路滤波器。
3.根据权利要求2所述频率锁相环PLL发生装置，其特征在于：所述压控温度补偿晶体振荡器的输出频率为10MHz。
4.根据权利要求3所述频率锁相环PLL发生装置，其特征在于：所述直接数字频率合成器是由集成芯片AD9954及***电路构成，所述AD9954的***电路包括稳压电源LP3878MR- ADJ和低通滤波器，所述AD9954频率控制字为32位，工作时钟为10MHz，输出时钟的频率分辨率f=10 x 106/232=0.0023 Hz，AD9954相位控制字为14位，输出时钟的相位分辨率为3600/214= 0.0220。
5.根据权利要求4所述频率锁相环PLL发生装置，其特征在于：所述数字功率衰减器为可编程数字功率衰减器。
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