CN105871378A - 一种多通道高速adc及dac的同步电路 - Google Patents

一种多通道高速adc及dac的同步电路 Download PDF

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Abstract

一种多通道高速ADC及DAC的同步电路，涉及多通道高速ADC及DAC的同步技术，目的是为了解决多通道高速ADC或DAC同步效果不好的问题。本发明的时钟分发器(1)输出的多路时钟信号中的一路作为D触发器(3)的时钟信号，其余作为各ADC或DAC的采样时钟信号；D触发器(3)用于接收主控器(2)发出的同步信号进行采样，并根据该同步信号驱动多个可调延时芯片(4)，使每个可调延时芯片(4)对同步信号进行相应的延时后，输出给各ADC或DAC。本发明的同步精度达到皮秒级，且已经在单板16路ADC产品中得到很好的应用。还可以通过级联方式将多板组合成阵列，实现更多通道高速ADC或DAC的同步采集。

Description

一种多通道高速ADC及DAC的同步电路
技术领域
本发明涉及多通道高速ADC及DAC的同步技术。
背景技术
多路高速ADC通常应用在雷达领域，尤其是相控阵雷达，通常有成百上千通道高速ADC、DAC，对于各个通道之间的同步性要求也极为严苛，因此多通道高速ADC、DAC的同步问题极为重要。
公开号为CN102891681A的发明专利所记载的方法，其单板同步ADC的通道数通常无法超过12个，且多板级联构成阵列时无有效的调整电路，容易造成多板阵列时多通道ADC无法同步的问题。
发明内容
本发明的目的是为了解决多通道高速ADC或DAC同步效果不好的问题，提供一种多通道高速ADC及DAC的同步电路。
本发明所述的一种多通道高速ADC及DAC的同步电路包括带锁相环(PLL)的时钟分发器1、主控器2、D触发器3和多个可调延时芯片4；
时钟分发器1用于将参考时钟信号进行倍频处理，并输出多路同频同相的时钟信号以及4分频/8分频信号，所述4分频/8分频信号与所述时钟信号同相，其中一路时钟信号作为D触发器3的时钟信号，其余的时钟信号作为各ADC或DAC的采样时钟信号；所述时钟分发器1的4分频/8分频信号输出端连接主控器2的4分频/8分频信号输入端，D触发器3用于接收主控器2发出的同步(SYNC)信号进行采样，并根据该同步信号驱动多个可调延时芯片4，使每个可调延时芯片4对同步信号进行相应的延时后，输出给各ADC或DAC。
为实现ADC或DAC的有效采样，需要保持各ADC或DAC的采样时钟和数据同步，对于多通道ADC或DAC而言，通道间同步需要保证各个ADC或DAC在同一时刻对信号进行采样。对于ADC而言，主控器对ADC的输出数据进行采样，采样时钟由时钟分发器同步获得，很容易保证采样时钟和数据同步。DAC也是同样原理，主控器输出到DAC的数据由时钟分发器获得的时钟产生。但由于PCB设计差异，芯片内多通道间的差异，芯片之间的差异，使得多通道ADC、DAC的采样时钟和同步信号无法完全同步，且ADC、DAC通道数越多，通道之间的差异越大，因此本设计在每个SYNC上增加了延时芯片，可以灵活的调整每个通道时钟和同步信号的延时，调整范围5-300ps覆盖了各部分引起偏差的总和，因此可以有效的使得多通道高速ADC、DAC达到同步。
本发明很好的解决了多通道高速ADC或DAC的同步问题，同步精度可达到皮秒级，且已经在单板16路ADC的产品中得到很好的应用。且可以通过级联的方式将多板组合成阵列，实现更多通道高速ADC的同步采集。
附图说明
图1为本发明所述的一种多通道高速ADC及DAC的同步电路的原理框图。
具体实施方式
具体实施方式一：结合图1说明本实施方式，本实施方式所述的一种多通道高速ADC及DAC的同步电路包括带锁相环(PLL)的时钟分发器1、主控器2、D触发器3和多个可调延时芯片4；
时钟分发器1用于将参考时钟信号进行倍频处理，并输出多路同频同相的时钟信号以及4分频/8分频信号，所述4分频/8分频信号与所述时钟信号同相，其中一路时钟信号作为D触发器3的时钟信号，其余的时钟信号作为各ADC或DAC的采样时钟信号；所述时钟分发器1的4分频/8分频信号输出端连接主控器2的4分频/8分频信号输入端，D触发器3用于接收主控器2发出的同步(SYNC)信号进行采样，并根据该同步信号驱动多个可调延时芯片4，使每个可调延时芯片4对同步信号进行相应的延时后，输出给各ADC或DAC。
PLL和时钟分发器自身各个通道之间的偏差通常小于100ps，当ADC或DAC通道数很多的时候这个偏差会进一步放大，甚至可能会超过500ps，而对于采样率在1GSPS以上的高速ADC或DAC，400ps的误差足以造成16个通道的ADC和DAC无法完全同步，因此本实施方式通过在SYNC信号上增加可调延时芯片，该芯片可以将其输入信号进行延时，范围在5-300ps内任意可调。如图1所示，主控器根据各个ADC通道参数的不同调整SYNC信号的延时，保证每个通道的ADC各自的采样时钟、同步信号和数据达到一致，当主控器发出同步信号的时候，各个ADC均可同时且正确的进行数据采样。时钟分发器1向主控器2提供的信号与采样时钟信号同相，频率是采样时钟信号频率的4分频倍或8分频。
图1中的各ADC可以更换成DAC，同步原理不变。通过实际测试，16通道ADC同步可达30ps以内。对于任何原因引起的各通道之间的同步偏差，都可以采用本实施方式所述的同步电路来补偿，使各ADC或DAC接收到的同步信号保持一致。
具体实施方式二：结合图1说明本实施方式，本实施方式所述的一种多通道高速ADC及DAC的同步电路的进一步限定，本实施方式中，所述同步电路还包括多个信号幅度放大电路5，所述多个信号幅度放大电路5用于将时钟分发器1输出的多路时钟信号的幅度进行放大，并将幅度放大后的多路时钟信号作为采样时钟发送给各ADC或DAC。
实际多通道ADC、DAC电路的PCB设计中，通常将时钟产生和分发放置在板上的一侧，多通道ADC、DAC芯片线性阵列在板子另一侧，这就造成时钟芯片到最后一个ADC的距离差别较大，PCB走线很长通常超过3000mil，信号幅度衰减较大，对于有些ADC、DAC而言，采样时钟的幅度直接影响到ADC、DAC的性能指标。为了解决这一问题，本本实施方式在每个ADC或DAC采样信号上增加信号幅度放大电路，通常LVPECL电平的时钟信号摆幅可达到1.8Vpp，放大后的时钟信号电平为HVDS，其摆幅可达3Vpp，完全满足各类对时钟幅度要求高的ADC、DAC的需求。由于PLL和时钟分发器本身各个通道之间也存在差异性，加上增加时钟放大电路后，势必会造成各个ADC、DAC的采样时钟有偏差，且这些偏差有无法避免。时钟放大各芯片之间的偏差最大为70ps，采用本实施方式所述的同步电路，通过实际测试16通道ADC同步可达30ps以内。

Claims (2)

1.一种多通道高速ADC及DAC的同步电路，包括带锁相环的时钟分发器(1)，所述时钟分发器(1)用于将参考时钟信号进行倍频处理，并输出多路同频同相的时钟信号，其特征在于，该同步电路还包括主控器(2)、D触发器(3)和多个可调延时芯片(4)；
时钟分发器(1)用于将参考时钟信号进行倍频处理，并输出多路同频同相的时钟信号以及4分频/8分频信号，所述4分频/8分频信号与所述时钟信号同相，其中一路时钟信号作为D触发器(3)的时钟信号，其余的时钟信号作为各ADC或DAC的采样时钟信号；所述时钟分发器(1)的4分频/8分频信号输出端连接主控器(2)的4分频/8分频信号输入端，D触发器(3)用于接收主控器(2)发出的同步信号进行采样，并根据该同步信号驱动多个可调延时芯片(4)，使每个可调延时芯片(4)对同步信号进行相应的延时后，输出给各ADC或DAC。
2.根据权利要求1所述的一种多通道高速ADC及DAC的同步电路，其特征在于，所述同步电路还包括多个信号幅度放大电路(5)，所述多个信号幅度放大电路(5)用于将时钟分发器(1)输出的多路时钟信号的幅度进行放大，并将幅度放大后的多路时钟信号作为采样时钟发送给各ADC或DAC。
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