CN105810693A - 阵列基板及其制作方法、显示装置 - Google Patents
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Abstract
本发明涉及一种阵列基板及其制作方法、显示装置，其中的阵列基板像素区域内：第一栅金属层中的底栅图形、半导体层中的有源区图形、第二栅金属层中的顶栅图形以及源漏金属层中的源极图形和漏极图形形成具有双栅结构的第一晶体管；源极图形或者漏极图形通过第四绝缘层中的第一过孔连接像素电极层中的像素电极图形；像素电极图形还通过第四绝缘层中的第二过孔连接半导体层中的导体化图形；导体化图形分别与两侧的顶栅图形和底栅图形彼此交叠，形成两个相互并联的电容。基于此，本发明可以在不增大亚像素面积的情况下增大驱动晶体管的栅极与源极或漏极之间的存储电容的电容值，有助于提升产品性能、降低产品成本。
Description
技术领域
本发明涉及显示技术领域，具体涉及一种阵列基板及其制作方法、显示装置。
背景技术
AM-OLED(ActiveMatrix-OrganicLightEmittingDiode，有源矩阵-有机发光二极管)显示器件因其所具有的高响应速度、高色域、高对比度、广视角、超薄、低功耗等优点，成为现代显示器研究的热点。
在AM-OLED的像素电路中，会在驱动晶体管的栅极与源极或漏极之间形成存储电容，以保障驱动晶体管对经过OLED的电流的控制作用。然而，当栅极与源漏极之间的栅绝缘层厚度过大时，会导致存储电容的电容值过小，无法对驱动晶体管正常充电。
为解决这一问题，现有技术最常见的做法是增大电容面积。但是在实际操作过程中，电容面积的增大会导致整个亚像素面积的增大，因而难以适应显示器件高PPI(PixelsPerInch，每平方英寸所拥有的像素数量)的要求。
发明内容
针对现有技术中的缺陷，本发明提供一种阵列基板及其制作方法、显示装置，可以在不增大亚像素面积的情况下增大驱动晶体管的栅极与源极或漏极之间的存储电容的电容值。
第一方面，本发明提供了一种阵列基板，包括在衬底基板上依次形成的第一栅金属层、第一绝缘层、半导体层、第二绝缘层、第二栅金属层、第三绝缘层、源漏金属层、第四绝缘层和像素电极层；其中，所述阵列基板的像素区域内：
所述第一栅金属层中的底栅图形、所述半导体层中的有源区图形、所述第二栅金属层中的顶栅图形以及所述源漏金属层中的源极图形和漏极图形形成具有双栅结构的第一晶体管；所述源极图形或者所述漏极图形通过所述第四绝缘层中的第一过孔连接所述像素电极层中的像素电极图形；
所述像素电极图形还通过所述第四绝缘层中的第二过孔连接所述半导体层中的导体化图形；所述导体化图形分别与两侧的顶栅图形和底栅图形彼此交叠，形成两个相互并联的电容。
可选地，所述有源区图形的设置区域包含于所述底栅图形的设置区域。
可选地，所述第一绝缘层将所述底栅图形和所述有源区图形间隔在两侧；所述第二绝缘层将所述顶栅图形和所述有源区图形间隔在两侧；所述第三绝缘层将所述顶栅图形和所述源漏金属层间隔在两侧；所述第三绝缘层内，形成有用于连接所述源极图形和所述有源区图形的第三过孔，以及用于连接所述漏极图形和所述有源区图形的第四过孔。
可选地，所述第二栅金属层与所述第二绝缘层在所述阵列基板上具有相同的设置区域。
可选地，所述第一绝缘层将所述底栅图形和所述导体化图形间隔在两侧；所述第二绝缘层将所述顶栅图形和所述导体化图形间隔在两侧；所述第三绝缘层将所述顶栅图形和所述像素电极图形分隔在两侧。
可选地，所述半导体层由金属氧化物半导体材料形成。
第二方面，本发明还提供了一种阵列基板的制作方法，包括：
在衬底基板上依次形成第一栅金属层、第一绝缘层、半导体层、第二绝缘层、第二栅金属层、第三绝缘层、源漏金属层、第四绝缘层和像素电极层；
其中，所述阵列基板的像素区域内：
所述第一栅金属层中的底栅图形、所述半导体层中的有源区图形、所述第二栅金属层中的顶栅图形以及所述源漏金属层中的源极图形和漏极图形形成具有双栅结构的第一晶体管；所述源极图形或者所述漏极图形通过所述第四绝缘层中的第一过孔连接所述像素电极层中的像素电极图形；
所述像素电极图形还通过所述第四绝缘层中的第二过孔连接所述半导体层中的导体化图形；所述导体化图形分别与两侧的顶栅图形和底栅图形彼此交叠，形成两个相互并联的电容。
可选地，所述在衬底基板上依次形成第一栅金属层、第一绝缘层、半导体层、第二绝缘层、第二栅金属层、第三绝缘层、源漏金属层、第四绝缘层和像素电极层，具体包括：
通过一次构图工艺在所述衬底基板上形成包括所述底栅图形的所述第一栅金属层；
形成覆盖在所述衬底基板和所述第一栅金属层上的所述第一绝缘层；
在所述第一绝缘层上通过一次构图工艺形成包括所述有源区图形和所述导体化图形的所述半导体层；
在所述半导体层上通过一次构图工艺形成间隔在所述顶栅图形与所述有源区图形之间的第二绝缘层，以及包括所述顶栅图形的所述第二栅金属层；
在所述栅绝缘层、所述半导体层、所述第二绝缘层和所述第二栅金属层上通过一次构图工艺形成第三绝缘层；所述第三绝缘层内，形成有用于连接所述源极图形和所述有源区图形的第三过孔，以及用于连接所述漏极图形和所述有源区图形的第四过孔；
在所述第三绝缘层上通过一次构图工艺形成包括所述源极图形和所述漏极图形的所述源漏金属层；
通过一次构图工艺形成设有所述第一过孔和所述第二过孔的所述第四绝缘层；
在所述第四绝缘层上形成包括所述像素电极图形的所述像素电极层。
可选地，所述顶栅图形和间隔在所述顶栅图形与所述有源区图形之间的第二绝缘层通过在同一掩膜层的遮挡下的两次刻蚀形成。
第三方面，本发明还提供了一种显示装置，该显示装置包括上述任意一种的阵列基板。
由上述技术方案可知，本发明基于分别与两侧的顶栅图形和底栅图形彼此交叠的半导体层中的导体化图形，可以利用第一晶体管的双栅结构形成两个相互并联的电容。从而在同样的电容面积下，两个相互并联的电容可以将电容值提升约一倍，大大提升存储电容的电容值。与现有技术相比，本发明不仅有利于存储电容的电容值的增大、电容面积的缩小和亚像素面积的缩小，还可以在具有双栅结构的阵列基板的基础上通过修改掩膜图形而不增加额外的构图工艺来实现，有助于提升产品性能、降低产品成本。
当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单的介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一个实施例中一种阵列基板在一个像素区域内的局部剖面结构示意图；
图2是本发明一个实施例中一种阵列基板在一个像素区域内的电路结构图；
图3是本发明一个实施例中一种阵列基板的制作方法的步骤流程示意图；
图4至图13是本发明一个实施例中一种阵列基板在制作过程中各个中间状态下的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1和图2分别是本发明一个实施例中一种阵列基板在一个像素区域内的局部剖面结构示意图和电路结构图。参见图1，该阵列基板包括在衬底基板10上依次形成的第一栅金属层11、第一绝缘层12、半导体层13、第二绝缘层14、第二栅金属层15、第三绝缘层16、源漏金属层17、第四绝缘层18和像素电极层19，以及在这些结构之上形成的像素定义层PDL。图2中，以虚线方框标注出了设置在阵列基板的像素区域内的电路结构。参见图2，该阵列基板的像素区域内设有第一晶体管T1、第二晶体管T2和存储电容Cs。
未在图1中全部示出的是，第一栅金属层11中的底栅图形G1A、半导体层13中的有源区图形A1、第二栅金属层15中的顶栅图形G1B以及源漏金属层中17的源极图形S1和漏极图形D1形成具有双栅结构的第一晶体管T1；而且，源极图形S1通过第四绝缘层18中的第一过孔连接像素电极层19中的像素电极图形Px。可以理解的是，双栅结构意味着顶栅图形G1B与底栅图形G1A对于第一晶体管T1来说是具有相同电位的电极，因此可以视为彼此相连的导体结构。
而在图1中示出了的是，像素电极图形Px还通过第四绝缘层18中的第二过孔(图1右侧第四绝缘层18的开口位置处)连接半导体层13中的导体化图形R1；导体化图形R1分别与两侧的顶栅图形G1B和底栅图形G1A彼此交叠，形成两个相互并联的电容、共同形成图2所示电路中的存储电容Cs。需要说明的是，上述导体化图形R1指的是半导体层13中通过重掺杂或其他工艺而形成的导体结构，因此可以作为电容的一个电极；由此，导体化图形R1在通过第四绝缘层18中的第二过孔连接像素电极层19中的像素电极图形Px的同时，还与顶栅图形G1B之间彼此交叠形成第一电容、与底栅图形G1A之间彼此交叠形成第二电容。因此，第一电容与第二电容相互并联在像素电极图形Px与第一晶体管T1的栅电极之间，从而共同形成如图2所示的存储电容Cs(其电容值为第一电容的电容值与第二电容的电容值之和)。
可以看出，本发明实施例基于分别与两侧的顶栅图形和底栅图形彼此交叠的半导体层中的导体化图形，可以利用第一晶体管的双栅结构形成两个相互并联的电容。从而在同样的电容面积下，两个相互并联的电容可以将电容值提升约一倍，大大提升存储电容的电容值。与现有技术相比，本发明实施例不仅有利于存储电容的电容值的增大、电容面积的缩小和亚像素面积的缩小，还可以在具有双栅结构的阵列基板的基础上通过修改掩膜图形而不增加额外的构图工艺来实现，有助于提升产品性能、降低产品成本。
可理解的是，上述两个相互并联的电容的形成并不依赖于下述的任意一项：像素定义层PDL的设置、像素区域内除第一晶体管T1和存储电容Cs以外的电路结构、各个绝缘层的具体设置方式、电容交叠的位置及面积，因而本发明均不做限制。
而且，虽然上例中第一晶体管T1具体以源极图形S1连接像素电极层19中的像素电极图形Px，但在本发明的其他实施例中，视第一晶体管的类型的不同，也可以替换为第一晶体管T1的漏极图形D1连接像素电极层19中的像素电极图形Px。特别地，在第一晶体管具有源极与漏极对称的结构时，源极和漏极可以视作不区分的两个电极。
作为一种电路原理的示例，图2所示出的像素区域内的电路结构可以将来自数据线Data的灰阶电压通过第二晶体管T2写入至存储电容Cs中。从而，在正向偏置电压Vdd和负向偏置电压Vss的偏置下以及存储电容Cs的钳位作用下，第一晶体管T1的漏极图形与源极图形之间可以形成大小与灰阶电压的大小相对应的驱动电流，以像素电极图形输入到该像素区域对应的发光器件L1中，使得发光器件L1按照驱动电流的大小发光。可以看出的是，其中的存储电容Cs的电容大小决定了第一晶体管T1的栅极与像素电极图形之间的钳位效果。
作为一种上述半导体层的形成材料的示例，上述半导体层可由金属氧化物半导体材料(例如IGZO、ITZO等等)形成，从而上述导体化图形可通过还原性气体(NH3、N2、H2等等)对金属氧化物半导体材料的导体化处理而形成。而为了避免光照对有源区图形的特性的影响，可使上述有源区图形的设置区域包含于底栅图形的设置区域，从而使底栅图形起到对有源区图形的遮光作用，提升晶体管器件性能的稳定性。
关于上述第一晶体管T1的可选器件结构，图1中示出的第二晶体管T2所具有的器件结构可以一种具体示例。如图1所示，与第一晶体管T1相对应的，第一栅金属层11中的底栅图形G2A、半导体层13中的有源区图形A2、第二栅金属层15中的顶栅图形G2B以及源漏金属层中17的源极图形S2和漏极图形D2形成具有双栅结构的第二晶体管T2。
一方面，在第二晶体管T2的器件结构中，第一绝缘层12将底栅图形G2A和有源区图形A2间隔在两侧；第二绝缘层14将顶栅图形G2B和有源区图形A2间隔在两侧；第三绝缘层16将顶栅图形G2B和源漏金属层17间隔在两侧；第三绝缘层16内，形成有用于连接源极图形S2和有源区图形A2的第三过孔，以及用于连接漏极图形D2和有源区图形A2的第四过孔。即，在第一晶体管T1也具有这样的器件结构时，第一绝缘层12将底栅图形G1A和有源区图形A1间隔在两侧；第二绝缘层14将顶栅图形G1B和有源区图形A1间隔在两侧；第三绝缘层16将顶栅图形G1B和源漏金属层17间隔在两侧；第三绝缘层16内，形成有用于连接源极图形S1和有源区图形A1的第三过孔，以及用于连接漏极图形D1和有源区图形A1的第四过孔。基于上述设置，可以使第一晶体管具有稳定的电学性质。
相对应地，作为一种存储电容Cs的器件结构示例，如图1所示，可使第一绝缘层12将底栅图形G1A和导体化图形R1间隔在两侧；第二绝缘层14将顶栅图形G1B和导体化图形R1间隔在两侧；第三绝缘层16将顶栅图形G1B和像素电极图形Px分隔在两侧。基于此，相互并联的两个电容的制作过程可集成于第一晶体管的制作过程中，而不需要增加额外的构图工艺次数，有利于良率的提升和产品成本的降低。
另一方面，上述第二栅金属层与上述第二绝缘层可以在阵列基板上具有相同的设置区域，即两者具有相同的图案，或者说两者在阵列基板的主平面上的投影相互重叠。例如图1所示，第二晶体管T2的器件结构中，顶栅图形G2B和间隔在顶栅图形G2B与有源区图形A2之间的第二绝缘层14可以具有相同的设置区域。相对应的，第一晶体管T1的器件结构中，顶栅图形G1B和间隔在顶栅图形G1B与有源区图形A1之间的第二绝缘层14也可以具有相同的设置区域。由此，具有相同设置区域的两个层状结构可以通过在同一掩膜层的遮挡下的两次刻蚀形成。具体来说，以第二晶体管T2的制作过程为例，在制作好的有源区图形A2上，可以先形成一层用于形成第二绝缘层14的绝缘材料层，再形成一层用于形成包括顶栅图形G2B的第二栅金属层15的金属材料层。此后，在经过包括感光胶沉积、曝光、显影的部分图案化工艺之后，可以形成与第二栅金属层15及第二绝缘层14的图案相对应的掩膜层。从而在该掩膜层的遮挡下，可以先通过对上述金属材料层的刻蚀形成包括顶栅图形G2B的第二栅金属层15，再通过对上述绝缘材料层的刻蚀形成第二绝缘层14。可见，基于第二栅金属层与上述第二绝缘层在阵列基板上具有相同的设置区域，该阵列基板的制作过程中可以通过一次构图工艺形成第二栅金属层和第二绝缘层，从而减少构图工艺的次数，降低产品成本、提高良率。
此外，对应于图2中第二晶体管T2的源极与第一晶体管T1的栅极之间的连接关系，图1的中间部分还示出了其具体相连的形式。如图1所示，底栅图形G1A延伸至第一晶体管T1和存储电容Cs的设置区域之外，源极图形S2延伸至第二晶体管T2的设置区域之外，从而底栅图形G1A和源极图形S2通过第一绝缘层12和第三绝缘层16中的过孔相互连接，以形成上述第二晶体管T2的源极与第一晶体管T1的栅极之间的连接关系。可理解的是，图形延伸的部分没有在图1中示出，其可以通过对像素区域内的排版布线实现，在此不再赘述。
作为一种阵列基板的形成方式的示例，对应于上述任意一种阵列基板，本发明实施例提供一种阵列基板的制作方法，包括：
在衬底基板上依次形成第一栅金属层、第一绝缘层、半导体层、第二绝缘层、第二栅金属层、第三绝缘层、源漏金属层、第四绝缘层和像素电极层；
其中，阵列基板的像素区域内：
第一栅金属层中的底栅图形、半导体层中的有源区图形、第二栅金属层中的顶栅图形以及源漏金属层中的源极图形和漏极图形形成具有双栅结构的第一晶体管；源极图形或者漏极图形通过第四绝缘层中的第一过孔连接像素电极层中的像素电极图形；
像素电极图形还通过第四绝缘层中的第二过孔连接半导体层中的导体化图形；导体化图形分别与两侧的顶栅图形和底栅图形彼此交叠，形成两个相互并联的电容。
可理解的是，该阵列基板的制作方法可以用于形成上述任意一种的阵列基板，并有利于存储电容的电容值的增大、电容面积的缩小和亚像素面积的缩小。
作为一种更具体的示例，上述“在衬底基板上依次形成第一栅金属层、第一绝缘层、半导体层、第二绝缘层、第二栅金属层、第三绝缘层、源漏金属层、第四绝缘层和像素电极层”可以具体包括如图3所示的下述步骤：
步骤301：通过一次构图工艺在衬底基板上形成包括底栅图形的第一栅金属层；
步骤302：形成覆盖在衬底基板和第一栅金属层上的第一绝缘层；
步骤303：在第一绝缘层上通过一次构图工艺形成包括有源区图形和导体化图形的半导体层；
步骤304：在半导体层上通过一次构图工艺形成间隔在顶栅图形与有源区图形之间的第二绝缘层，以及包括顶栅图形的第二栅金属层；
步骤305：在栅绝缘层、半导体层、第二绝缘层和第二栅金属层上通过一次构图工艺形成第三绝缘层；
其中，第三绝缘层内，形成有用于连接源极图形和有源区图形的第三过孔，以及用于连接漏极图形和有源区图形的第四过孔；
步骤306：在第三绝缘层上通过一次构图工艺形成包括源极图形和漏极图形的源漏金属层；
步骤307：通过一次构图工艺形成设有第一过孔和第二过孔的第四绝缘层；
步骤308：在第四绝缘层上形成包括像素电极图形的像素电极层。
相对应地，图4至图13是本发明一个实施例中一种阵列基板在制作过程中各个中间状态下的结构示意图。参见图4至图13，上述步骤301至步骤308可以具体包括下述过程：
如图4所示，上述步骤301可以具体包括：在作为衬底基板10的50-1000um厚的康宁玻璃(也可用旭硝子玻璃、石英玻璃等等)上通过溅射的方式沉积一层金属，然后经过光刻、湿刻和感光胶剥离等工艺完成一次构图工艺，形成如图4所示的第一栅金属层11(包括上述底栅图形G1A和上述底栅图形G2A)。
如图5所示，在图4所示结构的基础之上，上述步骤302可以具体包括：采用化学气相沉积(CVD)的方式沉积SiNx(或SiOx)，厚度为10～300nm，以形成如图5所示的覆盖在衬底基板10和第一栅金属层11上的第一绝缘层12。
如图6和图7所示，在图5所示结构的基础之上，上述步骤303可以具体包括：采用溅射的方式在第一绝缘层12上沉积一层金属氧化物半导体(IGZO、ZnO:N、ITZO等等，即在第一绝缘层12上形成半导体材料层)，然后经过半灰阶掩膜曝光工艺形成具有厚度分布的光刻胶层PR(有源区图形上方的光刻胶层厚度大于导体化图形R0上方的光刻胶层厚度)，再通过对所述半导体材料层蚀刻形成包括有源区图形A1、A2以及还未进行导体化处理的导体化图形R0的半导体层13，如图6所示。接下来，通过灰化工艺去除导体化图形R0上方的光刻胶层，同时保留有源区图形上方的光刻胶层，如图7所示，再对导体化图形R0进行导体化处理，以形成上述导体化图形R1。在此基础之上，经过剥离光刻胶层PR的过程即可完成一次构图工艺。
当然，也可以将有源区图形内的欧姆接触区域(将与源极图形或漏极图形接触的区域)上方的光刻胶层厚度设置为与导体化图形R0上方的光刻胶层厚度相同，以通过一次导体化处理同时形成导体化图形R1和有源区图形内的欧姆接触区域。
如图8所示，在完成半导体层的构图工艺之后，上述步骤304可以具体包括：在第二栅金属层与第二绝缘层在阵列基板上具有相同的设置区域的情况下，先形成一层用于形成第二绝缘层14的绝缘材料层，再形成一层用于形成包括顶栅图形G2B和顶栅图形G1B的第二栅金属层15的金属材料层(厚度可以为200-1000nm)。此后，在经过包括感光胶沉积、曝光、显影的部分图案化工艺之后，可以形成与第二栅金属层15及第二绝缘层14的图案相对应的掩膜层。从而在该掩膜层的遮挡下，可以先通过对上述金属材料层的刻蚀形成包括顶栅图形G2B和顶栅图形G1B的第二栅金属层15(可为湿刻工艺)，再通过对上述绝缘材料层的刻蚀形成第二绝缘层14(可为干刻工艺)，最后剥离掩膜层以完成一次构图工艺。
可见，基于顶栅图形和间隔在顶栅图形与有源区图形之间的第二绝缘层通过在同一掩膜层的遮挡下的两次刻蚀形成的设置，该阵列基板的制作过程中可以通过一次构图工艺形成第二栅金属层和第二绝缘层，从而减少构图工艺的次数，降低产品成本、提高良率。当然，在第二栅金属层与第二绝缘层的图案不同时，则可以各通过一次构图工艺先后形成与第二绝缘层和第二栅金属层。
此外，由于图1所示结构中设有底栅图形G1A与源极图形S2之间的连接关系，因此在此阶段内也可以将第一绝缘层12中过孔的刻蚀工艺集成到第二绝缘层14的刻蚀工艺中来，即将过孔所对应的部分掩膜层去除，以在干刻形成第二绝缘层14的同时在第一绝缘层12中形成相应的过孔。
如图9所示，在图8所示结构的基础之上，上述步骤305可以具体包括：采用等离子体增强化学气相沉积的方式沉积单层或多层的SiNx或SiOx，然后经过光刻(可利用半灰阶掩膜曝光工艺)、湿刻和感光胶剥离等工艺完成一次构图工艺，主要形成了用于连接源极图形和有源区图形的第三过孔，以及用于连接漏极图形和有源区图形的第四过孔，以及上述底栅图形G1A与源极图形S2之间的连接过孔，即形成了如9所示的第三绝缘层16。
如图10所示，在图9所示结构的基础之上，上述步骤306可以具体包括：通过溅射的方式沉积一层金属(例如Al、Mo、Cr、Cu、Ti等等，厚度可以为200-1000nm)，然后经过光刻、湿刻和感光胶剥离等工艺完成一次构图工艺，形成如图10所示的源漏金属层17(包括源极图形S1、S2和漏极图形D1、D2)。
如图11所示，在图10所示结构的基础之上，上述步骤307可以具体包括：采用等离子体增强化学气相沉积的方式沉积SiNx、SiOx或SiOxNy中的一种或几种交叠而成的薄膜，厚度可以为100～500nm，然后经过光刻、干刻和感光胶剥离等工艺完成一次构图工艺，以形成如11所示的设有上述第二过孔(和未示出的第一过孔)的第四绝缘层18。
如图12所示，在图11所示结构的基础之上，上述步骤308可以具体包括：通过溅射的方式沉积一层金属(例如Al、Mo等，在用于顶发射式OLED器件时需要具有高的功函数，反射率高于90％以上)，厚度可以为200-1000nm，然后经过光刻、湿刻和感光胶剥离等工艺完成一次构图工艺，形成如图12所示的包括像素电极图形Px的像素电极层19，像素电极图形Px通过第二过孔连接导体化图形R1。
如图13所示，在图12所示结构的基础之上，上述步骤308之后，该制作方法可以还包括：通过旋涂的方式形成一层光刻胶(要求吸水性低、放气低，以保证OLED的性能稳定性)，再通过曝光显影以及热烘固化的方式形成如图13所示的像素定义层PDL。
由此，基于上述步骤流程可以形成如图1所示出的阵列基板，有利于存储电容的电容值的增大、电容面积的缩小和亚像素面积的缩小。
基于同样的发明构思，本发明实施例提供了一种显示装置，该显示装置包括上述任意一种的阵列基板。需要说明的是，本实施例中的显示装置可以为：AMOLED显示器件、显示面板、电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。由于本发明实施例的显示装置包括了上述任意一种的阵列基板，因此也同样有利于存储电容的电容值的增大、电容面积的缩小和亚像素面积的缩小。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
本发明的说明书中，说明了大量具体细节。然而能够理解的是，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。类似地，应当理解，为了精简本发明公开并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的说明书的范围当中。
Claims (10)
1.一种阵列基板，其特征在于，包括在衬底基板上依次形成的第一栅金属层、第一绝缘层、半导体层、第二绝缘层、第二栅金属层、第三绝缘层、源漏金属层、第四绝缘层和像素电极层；其中，所述阵列基板的像素区域内：
所述第一栅金属层中的底栅图形、所述半导体层中的有源区图形、所述第二栅金属层中的顶栅图形以及所述源漏金属层中的源极图形和漏极图形形成具有双栅结构的第一晶体管；所述源极图形或者所述漏极图形通过所述第四绝缘层中的第一过孔连接所述像素电极层中的像素电极图形；
所述像素电极图形还通过所述第四绝缘层中的第二过孔连接所述半导体层中的导体化图形；所述导体化图形分别与两侧的顶栅图形和底栅图形彼此交叠，形成两个相互并联的电容。
2.根据权利要求1所述的阵列基板，其特征在于，所述有源区图形的设置区域包含于所述底栅图形的设置区域。
3.根据权利要求1所述的阵列基板，其特征在于，所述第一绝缘层将所述底栅图形和所述有源区图形间隔在两侧；所述第二绝缘层将所述顶栅图形和所述有源区图形间隔在两侧；所述第三绝缘层将所述顶栅图形和所述源漏金属层间隔在两侧；所述第三绝缘层内，形成有用于连接所述源极图形和所述有源区图形的第三过孔，以及用于连接所述漏极图形和所述有源区图形的第四过孔。
4.根据权利要求3所述的阵列基板，其特征在于，所述第二栅金属层与所述第二绝缘层在所述阵列基板上具有相同的设置区域。
5.根据权利要求1所述的阵列基板，其特征在于，所述第一绝缘层将所述底栅图形和所述导体化图形间隔在两侧；所述第二绝缘层将所述顶栅图形和所述导体化图形间隔在两侧；所述第三绝缘层将所述顶栅图形和所述像素电极图形分隔在两侧。
6.根据权利要求1所述的阵列基板，其特征在于，所述半导体层由金属氧化物半导体材料形成。
7.一种阵列基板的制作方法，其特征在于，包括：
在衬底基板上依次形成第一栅金属层、第一绝缘层、半导体层、第二绝缘层、第二栅金属层、第三绝缘层、源漏金属层、第四绝缘层和像素电极层；
其中，所述阵列基板的像素区域内：
所述第一栅金属层中的底栅图形、所述半导体层中的有源区图形、所述第二栅金属层中的顶栅图形以及所述源漏金属层中的源极图形和漏极图形形成具有双栅结构的第一晶体管；所述源极图形或者所述漏极图形通过所述第四绝缘层中的第一过孔连接所述像素电极层中的像素电极图形；
所述像素电极图形还通过所述第四绝缘层中的第二过孔连接所述半导体层中的导体化图形；所述导体化图形分别与两侧的顶栅图形和底栅图形彼此交叠，形成两个相互并联的电容。
8.根据权利要求7所述的阵列基板的制作方法，其特征在于，所述在衬底基板上依次形成第一栅金属层、第一绝缘层、半导体层、第二绝缘层、第二栅金属层、第三绝缘层、源漏金属层、第四绝缘层和像素电极层，具体包括：
通过一次构图工艺在所述衬底基板上形成包括所述底栅图形的所述第一栅金属层；
形成覆盖在所述衬底基板和所述第一栅金属层上的所述第一绝缘层；
在所述第一绝缘层上通过一次构图工艺形成包括所述有源区图形和所述导体化图形的所述半导体层；
在所述半导体层上通过一次构图工艺形成间隔在所述顶栅图形与所述有源区图形之间的第二绝缘层，以及包括所述顶栅图形的所述第二栅金属层；
在所述栅绝缘层、所述半导体层、所述第二绝缘层和所述第二栅金属层上通过一次构图工艺形成第三绝缘层；所述第三绝缘层内，形成有用于连接所述源极图形和所述有源区图形的第三过孔，以及用于连接所述漏极图形和所述有源区图形的第四过孔；
在所述第三绝缘层上通过一次构图工艺形成包括所述源极图形和所述漏极图形的所述源漏金属层；
通过一次构图工艺形成设有所述第一过孔和所述第二过孔的所述第四绝缘层；
在所述第四绝缘层上形成包括所述像素电极图形的所述像素电极层。
9.根据权利要求7所述的阵列基板的制作方法，其特征在于，所述顶栅图形和间隔在所述顶栅图形与所述有源区图形之间的第二绝缘层通过在同一掩膜层的遮挡下的两次刻蚀形成。
10.一种显示装置，其特征在于，包括如权利要求1至6中任意一项所述的阵列基板。
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