CN105723621B - 混合模拟-数字转换器和混合模拟-数字转换方法 - Google Patents

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Abstract

一种混合模拟‑数字转换器包括多个模拟‑数字转换电路和一个合并电路。所述多个模拟‑数字转换电路分别用于为同一个模拟输入产生局部数字输出，其中，所述多个模拟‑数字转换电路包括数字斜坡模拟‑数字转换器用于在时间域执行信号量化处理。所述合并电路用于合并所述多个模拟‑数字转换电路产生的局部数字输出，以产生所述模拟输入的最终的数字输出。

Description

混合模拟-数字转换器和混合模拟-数字转换方法
本申请要求申请日为2014年8月28日，申请号为62/042,886的美国临时专利的优先权，该美国专利的全部内容均包含在本发明中。
【技术领域】
本发明所披露的实施例涉及将模拟输入转换为数字输出，更具体的，涉及一种使用数字斜坡模拟-数字转换器的混合模拟-数字转换器和相应的混合模拟-数字转换方法。
【背景技术】
逐次逼近寄存器(Successive Approximation Register，SAR)模拟-数字转换器(Analog to Digital Converter，ADC)为通过搜索机制(search scheme)将连续的模拟波形转换为离散的表现的模拟-数字转换器。一种最常见的SAR ADC，开关电容器(switched-capacitor)(或电荷再分配)SAR ADC，使用由多个电容器构成的开关电容器网络。所述多个电容器基于搜索机制独立地被切换以获得模拟输入的逼近(approximation)。
近年来，基于互补金属氧化物半导体技术，SAR ADC的操作速度得到改善。在8比特至10比特的分辨率时，SAR ADC每秒可获得几百兆采样点(MS/s)。高速SAR ADC的信号噪声比(Signal-to-Noise Ratio，SNR)主要取决于比较器噪声并通常限定在50dB-60dB。所述比较器的功率消耗可以指数方式增加以抑制所限定的比较时间内的比较器噪声，由此改善所述信号噪声比。关于传统的容噪(noise-tolerant)SAR ADC，其通过使用粗糙的(coarse)比较器来降低第一比特周期内的比较器功率，但精细的(fine)比较器在接下来的比特周期仍然会消耗大量的功率以获得超过60dB的信噪比。关于传统的SAR辅助流水线(SAR-assistedpipelined)ADC，其可不需要低噪声比较器，但会引入级间增益误差(gain error)。而增益校准增加了设计的复杂度。此外，放大器和后面各级将给ADC引发额外的噪声和面积。关于传统的全差分数字斜坡(fully-differential digital slope)ADC，其由于在时间域量化信号而存在固有的低噪声，但是其硬件和分辨率呈指数增长，并且每增加1比特分辨率，其最大转化率将减半。因此，该传统的全差分数字斜坡ADC对于高于8比特的分辨率没有任何吸引力。
因此，需要一个全新的ADC的设计来获取低功率消耗、低噪声以及高分辨率。
【发明内容】
对应于本发明的示范性实施例，本发明提供了一种使用数字斜坡模拟-数字转换器的混合模拟-数字转换器和相应的混合模拟-数字转换方法。
依据本发明的第一方面，提供了一种典型的混合模拟-数字转换器(ADC)。所述典型的混合ADC包括多个模拟-数字转换电路和一个合并电路。所述多个模拟-数字转换电路分别用于为同一个模拟输入产生局部数字输出，其中，所述多个模拟-数字转换电路包括数字斜坡模拟-数字转换器用于在时间域执行信号量化处理。所述合并电路用于合并所述多个模拟-数字转换电路产生的局部数字输出，以产生所述模拟输入的最终的数字输出。
依据本发明的第二方面，提供一种典型的混合ADC转换方法。所述典型的混合ADC转换方法包括：执行多个模拟-数字转换，以分别为同一个模拟输入产生局部数字输出，其中，所述多个模拟-数字转换包括数字斜坡模拟-数字转换用于在时间域执行信号量化处理；以及合并所述多个模拟-数字转换产生的多个局部数字输出，以产生所述模拟输入的最终的数字输出。
在阅读了接下来各图形和图示中描述的本发明的优选的实施例的详细说明之后，对本领域技术人员而言，本发明的目的是显而易见地。
【附图说明】
图1为本发明的一个实施例的普遍的混合模拟-数字转换器ADC的框图。
图2为图1所示的混合ADC的一个示例性实现的简图。
图3依据本发明的一个实施例示出了由3比特SAR粗糙ADC和4比特数字斜坡ADC构成的6比特混合ADC的操作示例。
图4为依据本发明的一个实施例的连续时间比较器的电路图。
图5为依据本发明的一个实施例的具有时间域插值的6比特数字斜坡精细ADC的图示。
【具体实施方式】
在说明书及后续的权利要求当中使用了某些术语来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名称来称呼同一个组件。本文件并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在接下来的说明书及权利要求中，术语“包含”及“包括”为一开放式的用语，故应解释成“包含但不限制于”。此外，“耦接”一词在此包含直接及间接的电性连接手段。因此，如果一个装置耦接于另一个装置，则代表该一个装置可直接电性连接于该另一个装置，或通过其它装置或连接手段间接地电性连接至该另一个装置。
本发明的主要思想在于，将不同的ADC结构进行合并以创造一个具有不同的ADC结构的优点的混合的ADC。例如，本发明可提供一个合并7比特低功率SAR粗糙ADC和6比特低噪声数字斜坡精细ADC的12比特的混合ADC。所述提供的混合ADC可为使用28纳米CMOS技术实施的100兆采样点/每秒的SAR辅助数字斜坡ADC，并可在尼奎斯特输入获得64.43dB的信号噪声和失真率(Signal-to-Noise-and-Distortion ratio，SNDR)以及在提供0.9伏电源时仅存在0.35兆瓦(MW)的功耗。因此，与目前最先进的ADC相比，所提供的混合ADC可具有更小的芯片面积，低功耗，低噪声和高分辨率。所提供的混合ADC的细节将在后续进行描述。
图1为本发明的一个实施例的普遍的混合模拟-数字转换器ADC的框图。混合ADC100包括多个模拟-数字转换电路102_1-102_N、以及合并电路104。依据实际设计的需要，模拟-数字转换电路102_1-102_N的数量可改变。例如，混合ADC 100可配置为包括两个模拟-数字转换电路102_1-102_N，其中，N＝2。模拟-数字转换电路102_1-102_N用于为同一个模拟输入AIN产生多个局部数字输出D1-DN。在该实施例中，模拟-数字转换电路102_1-102_N包括使用不同ADC结构的多个模拟-数字转换电路。例如，模拟-数字转换电路102_1可为逐次逼近寄存器模拟-数字转换器(例如，开关电容器(或电荷再分配)SAR ADC)；而模拟-数字转换电路102_N可为数字斜坡ADC用于在时间域实施信号量化。在一个示范性的设计中，SARADC可为粗糙的ADC用于确定模拟输入AIN对应的最高有效位(Most Significant Bit，MSB)，而数字斜坡ADC可为精细的ADC用于确定模拟输入AIN对应的最低有效位(LeastSignificant Bit，LSB)。由于SAR ADC可使用降低功耗的粗糙比较器，因此，混合ADC 100可通过使用SAR粗糙ADC获得低功率特性。此外，由于数字斜坡ADC为固有的低噪声ADC，因此，混合ADC 100可通过使用数字斜坡精细ADC获得低噪声特性。
合并单元104用于合并模拟-数字转换电路102_1-102_N所产生的局部数字输出D1-DN以产生模拟输入AIN的最终的数字输出DOUT。在模拟-数字转换电路102_1-102_N中至少有一个用于产生携带冗余的局部数字输出的情形下，合并电路104可通过数字纠错(Digital Error Correction，DEC)电路来实施，以将J比特的冗余码(由局部数字输出D1-DN组成)转换为K比特的二进制码作为最终的数字输出DOUT，其中，K＜J。
图2为图1所示的混合ADC的一个示例性实现的简图。在该示例性的实现中，混合ADC 200包括通过数字纠错电路实施的合并电路(表示为“DEC”)204，还包括两个通过SARADC和数字斜坡ADC实施的模拟-数字转换电路。所述SAR ADC包括开关电容器网络210、动态比较器(表示为“D-CMP”)214，以及SAR逻辑216。所述数字斜坡ADC包括连续时间比较器(表示为“CT-CMP”)224、延迟线226、编码器(例如，温度计码转二进制码(thermometer-to-binary)编码器)227、以及开关电容器网络210。
在该示例性的实现中，所述SAR ADC配置为作为粗糙ADC，用于确定所述模拟输入AIN(为正输入Vip和负输入Vin构成的差分输入)对应的最高有效位，所述数字斜坡ADC配置为作为精细ADC，用于确定相同的模拟输入AIN(为正输入Vip和负输入Vin构成的差分输入)对应的最低有效位。可注意到，SAR ADC和数字斜坡ADC执行的模拟-数字转换共享同一个开关电容器网络210，以便SAR ADC和数字斜坡ADC之间不会有增益误差。因此，提供的混合ADC200不需要任何增益校准。
如图2所示，被共享的开关电容器网络210包括第一开关电容器子网络232和第二开关电容器子网络234。第一开关电容器子网络232耦接于SAR ADC的D-CMP 214的正输入端(+)和数字斜坡ADC的CT-CMP 224的正输入端(+)。第二开关电容器子网络耦接于SAR ADC的D-CMP 214的负输入端(-)和数字斜坡ADC的CT-CMP 224的负输入端(-)。
第一开关电容器子网络232和第二开关电容器子网络234具有相同的电路结构。例如，第一开关电容器子网络232和第二开关电容器子网络234中的每一个配置为包括多个电容器CS1-CS8和CD0-CD31。关于第一开关电容器子网络232，通过控制开关电路235，电容器CS1-CS8的底板(bottom plate)被复位至参考电压Vref和接地电压GND中的一个，通过控制开关电路236，电容器CD0-CD31的底板(bottom plate)被复位至参考电压Vref和接地电压GND中的一个。关于第二开关电容器子网络234，通过控制开关电路237，电容器CS1-CS8的底板(bottom plate)被复位至参考电压Vref和接地电压GND中的一个，通过控制开关电路238，电容器CD0-CD31的底板(bottom plate)被复位至参考电压Vref和接地电压GND中的一个。在采样阶段，模拟输入AIN将在电容器CS1-CS8和CD0-CD31的上板(top plate)被采样。
应注意到，第一开关电容器子网络232和第二开关电容器子网络234中的电容器的数量可依据混合ADC 200的分辨率(具体而言，SAR ADC的分辨率和数字斜坡ADC的分辨率)而被改变。在提供的混合ADC为合并X比特低功率SAR粗糙ADC和Y比特低噪声数字斜坡精细ADC(带有或不带有时间域插值)的Z比特ADC时，第一开关电容器子网络232和第二开关电容器子网络234中的每一个需要(X+1)个电容器在SAR ADC的搜索算法的控制下执行电容器切换(switching)，第一开关电容子网络232和第二开关电容子网络234中的每一个需要2P个单元电容器在数字斜坡ADC的搜索算法的控制下执行电容器切换，其中，Z＝X+Y-1(SAR ADC和数字斜坡ADC的输出码之间存在1比特的重叠(overlap))，且P≤Y。例如，图2所示的混合ADC 200可为合并了7比特低功率SAR粗糙ADC和6比特低噪声数字斜坡精细ADC(带有时间域插值)的12比特ADC，或者，为合并了7比特低功率SAR粗糙ADC和5比特低噪声数字斜坡精细ADC(不带有时间域插值)的11比特ADC。因此，8个电容器CS1-CS8可能需要受SAR ADC的控制来执行电容器切换，32个电容器CD0-CD31可能需要受数字斜坡ADC的控制来执行电容器切换。
在一个示例性的设计中，单元(unit)电容器CD0-CD31中的每一个具有相同的单元电容值C(例如，0.8毫微微法(fF))，且电容器CS1-CS8中的每一个的电容值大于所述单元电容值C。例如，电容器CS8:CS7:CS6:CS5:CS4:CS3:CS2:CS1:CD31:～:CD0的电容器权重可为480:256:128:64:40:24:16:8:1:～:1。但是此处仅用于举例，而不表示对本发明进行限定。
为了降低切换功率，所提供的开关电容器(或电荷再分配)SAR ADC可配置为采用非专利文献(C.C.Liu等人的“A 10-bit 50-MS/s SAR ADC with a Monotonic CapacitorSwitching Procedure”，IEEE固态电路(Solid-State Circuits)杂志，第45卷，第4期，第731-740页，2010年4月，其通过引用并入本文中，)所披露的单调的电容器切换程序。此外，所提供的数字斜坡ADC可采用非专利文献(P.Harpe等人的，“A0.8-mW 5-bit 250-MS/sTime-Interleaved Asynchronous Digital Slope ADC”，IEEE固态电路(Solid-StateCircuits)杂志，第46卷，第11期，第2450-2457页，2011年11月，其也通过引用并入本文中)所披露的时域信号量化概念。但是，与传统的全差分数字斜坡ADC相比，所提供的数字斜坡ADC配置为操作在伪差分(pseudo-differential)模式来降低电容器的总数量和功率损耗。另外，所提供的数字斜坡ADC可配置为在不增加额外的单元电容器的前提下使用时间域插值来改善分辨率。
由于SAR ADC和数字斜坡ADC共享开关电容器网络210，因此，需要合理地控制开关电容器网络210来分别获得SAR ADC和数字斜坡ADC的各自的模拟-数字转换功能。例如，在SAR ADC执行模拟-数字转换的期间，可激活(active)开关电路235和237来动态地调整第一开关电容器子网络232和第二开关电容器子网络234中的电容器CS1-CS8的底板的连接配置，另外，可去激活(inactive)开关电路236和238来保持第一开关电容器子网络232和第二开关电容器子网络234中的电容器CD0-CD31的底板的初始连接配置。此外，在数字斜坡ADC执行模拟-数字转换的期间，可去激活开关电路235和237来保持第一开关电容器子网络232和第二开关电容器子网络234中的电容器CS1-CS8的底板的最终的连接配置不改变，以及，可去激活开关电路238来保持第二开关电容器子网络234中的电容器CD0-CD31的底板的电平移位连接配置不改变，但激活开关电路236来动态调整第一开关电容器子网络232中的电容器CD0-CD31的底板的连接配置。混合ADC 200的进一步的细节将在后续进行描述。
混合ADC 200使用SAR ADC作为粗糙的ADC，使用数字斜坡ADC作为精细的ADC。因此，对于产生最终为12比特数字输出DOUT的模拟-数字转换而言，数字斜坡转换程序在SAR转换程序完成之后执行。在SAR转换程序开始时，混合ADC 200使用自举开关(bootstrappedswitch)201对开关电容器网络210中的所有电容器CS1-CS8和CD0-CD31的上板上的模拟输入AIN(为正输入Vip和负输入Vin组成的差分输入)进行采样，这增加了沉降速度(settlingspeed)和输入带宽。与此同时，开关电容器网络210中的所有电容器CS1-CS8和CD0-CD31的下板被复位至参考电压Vref。换言之，第一开关电容器子网络232和第二开关电容器子网络234中的电容器CS1-CS8和CD0-CD31的底板的初始连接配置规定电容器CS1-CS8和CD0-CD31的底板均通过开关电路235-238连接至参考电压Vref。
接着，在每一个比特周期，依据D-CMP 214所产生的比较器输出激活单调的转换程序来顺序地控制第一开关电容器子网络232中的每个电容器CS8→CS7→…→CS2→CS1的底板的连接配置以及第二开关电容器子网络234中的每个电容器CS8→CS7→…→CS2→CS1的底板的连接配置。因此，在SAR转换程序结束时，SAR逻辑216输出记录的7比特二进制码给数字纠错电路204来作为确定最终数字输出DOUT需要的局部数字输出D1(为粗糙的ADC输出)。
当SAR转换程序完成，数字斜坡转换程序在SAR转换程序对第一开关电容器子网络232和第二开关电容器子网络234中的电容器CS1-CS8的底板的最终的连接配置状况的基础上启动。在该示例性的实现中，数字斜坡ADC可配置为操作在伪差分模式而非全差分模式。因此，在数字斜坡转换程序的最初，第二开关电容器子网络234中的单元电容器CD0-CD31中的一部分(例如，在CT-CMP224的负输入端的单元电容器CD0-CD31中的一半)受控从参考电压Vref切换至接地电压GND，由此对SAR转换程序结束时剩下的残余电压应用电平移位操作。例如，第二开关电容器子网络234中的电容器CD0-CD15的底板可被复位至接地电压端，而第二开关电容器子网络234中的剩余的电容器CD16-CD31的底板可保持在参考电压Vref。电平移位操作确保所述残余电压位于数字斜坡ADC的中间操作区域(middle half operationrange)。此时，CT-CMP 224被使能且它的比较器输出Valid初始化为低(也即，Valid＝“0”)
在电平移位残余电压很被稳定之后，延迟线226被使能传递控制信号以按照延迟时间设定的间隔(例如，100ps)顺序将第一开关电容器子网络232中的电容器CD31-CD0的底板从参考电压Vref切换至接地电压GND。换言之，按照电容器的切换频率(例如，1/100ps)以最低有效位为步阶依次向下切换(switch down)残余电压。当所述残余电压下降至小于0(也即，由于CT-CMP 224的正输入端的电压小于CT-CMP 224的正输入端的电压而发生零点交叉(zero-crossing))，比较器输出Valid将从逻辑低电平上升至逻辑高电平(也即，Valid＝“1”)并禁能延迟线226以及停止数字斜坡ADC。此时，延迟线226的延迟单元中的时间域信息被采样以产生温度计码提供给编码器227。接着，编码器227将温度计码转换为二进制码，并输出所述二进制码作为确定最终的数字输出DOUT所需要的局部数字输出D2。
数字斜坡精细ADC可配置以产生局部数字输出D2，所述局部数字输出D2与SAR粗糙ADC产生的局部数字输出D1具有1比特的冗余。因此，Z比特的混合ADC输出可由X比特的SARADC输出和Y比特的数字斜坡ADC输出确定，其中，Z＝X+Y-1。如前面所述，电平移位操作确保残余电压位于数字斜坡ADC的中间操作区域。因此，在数字斜坡ADC的全操作范围中存在冗余区间。为获得准确的输出，数字纠错电路204需要恰当地合并数字输出D1和D2并从合并后的结果中减去所述冗余区间引起的偏移(offset)。例如，当所提供的混合ADC中的数字斜坡精细ADC为具有时间域插值的6比特数字斜坡ADC，将有16个具有时间域插值的最低有效位冗余区间，或当所提供的混合ADC中的数字斜坡精细ADC为不具有时间域插值的5比特数字斜坡ADC，将有8个不具有时间域插值的最低有效位冗余区间。为更好理解所提供的混合ADC的技术特征，下面将提供一个操作示例。
图3依据本发明的一个实施例示出了由3比特SAR粗糙ADC和4比特数字斜坡ADC构成的6比特混合ADC的操作示例。在该示例中，4比特数字斜坡ADC的ADC输出存在1比特冗余与3比特SAR粗糙ADC的ADC输出重叠。当对输入电压VIN应用3比特SAR转换后，得到一个3比特的粗糙ADC输出“010”，且残余电压收敛在[-Vmax/8,+Vmax/8]的区间。接着，所述残余电压电平移位至全范围的中间操作区域[0,+Vmax/2]用于接下来的4比特数字斜坡转换。在所述残余电压稳定之后，所述残余电压以最低有效位为单元逐步向下切换(switched down)。当发现残余电压小于0，连续时间比较器的比较器输出Valid将从逻辑低电平“0”上升为逻辑高电平“1”并停止数字斜坡ADC。如图3所示，电平移位操作所产生的8个最低有效位冗余区间将引入需要被补偿的偏移。因此，数字纠错电路通过合并3比特SAR粗糙ADC的ADC输出BS2-BS0和4比特数字斜坡精细ADC的ADC输出BD3-BD0(彼此之间存在1比特的重叠)，并从所述合并结果中减去冗余区间引入的偏移来产生最终的数字输出DOUT。通过这样的方式，准确地产生最终的数字输出DOUT“010010”。
图2中所示的CT-CMP 224可被合理地设计以使数字斜坡ADC在不增加额外的单元电容的情形下通过时间域插值来得到较高的分辨率。图4为依据本发明的一个实施例的连续时间比较器的电路图。作为举例而不用于对本发明进行限定，图2中所示的CT-CMP 224可通过图4中的低噪声低功率连续时间比较器400来实施。在该实施例中，连续时间比较器400特别设计为具有非常低的带宽，所述带宽远远低于单元电容切换的步进频率(stepfrequency)(例如，1/100ps(皮秒))。带宽受限的连续时间比较器400可过滤掉开关电容器斜坡的高频谐波(high-frequency harmonics)和噪声。仅有低频分量和噪声被整合以产生比较器输出Valid，由此产生了更线性的开关电容斜坡。通过这样的方式，在数字斜坡ADC中使用开关电容器斜坡的操作类似于使用典型的双斜坡ADC中的电流源进行放电。因此，对从连续将第一开关电容器子网络232的电容器CD31-CD0从参考电压Vref切换为接地电压GND的操作中获得的数字斜坡转换结果执行时间域插值可在不向数字斜坡ADC中引入额外的单元电容的情形下产生更多的比特用于改善数字斜坡ADC的分辨率。
图5为依据本发明的一个实施例的具有时间域插值的6比特数字斜坡精细ADC的图示。6比特数字斜坡精细ADC 500包括连续时间比较器502(表示为“CT-CMP”)，延迟线504，编码器506(例如，温度计码转二进制码编码器)，开关电路508，多个D型触发器(例如，DFF31，DFF30.5，DFF30，DFF29.5，DFF29，等)，以及多个单元电容器(例如，CD31，CD30，CD29，等)。作为举例而不用于对本发明进行限定，图2中所示的混合ADC 200所使用的数字斜坡精细ADC可通过图5中所示的6比特数字斜坡精细ADC 500来实施。例如，开关电路236可使用开关电路508实施，延迟线226可通过延迟线504实施，编码器227可通过编码器506实施，CT-CMP 224可通过CT-CMP 502实施。
在数字斜坡转换阶段的开始，使能信号DL_EN设置为高(也即，DL_EN＝“1”)以使能延迟线504。电容器控制信号(例如，S31，S30，S29，等)中的每一个具有逻辑低电平“0”，以便相应的单元电容器的底板初始复位为参考电压Vref。此时，CT-CMP 502尚未检测到残余电压的零点交叉，且比较器输出Valid设置为低(也即，Valid＝“0”)。在此情形下，延迟线504在时间T将具有逻辑高电平(也即，S＝“1”)的控制信号S传输给开关电路508中的一个开关，接着，在时间T+dT，将具有逻辑高电平的同样的控制信号S传输给开关电路508中的下一个开关，其中，dT为定义单元电容器的切换频率的延迟时间。在时间T，当电容器控制信号S31通过具有高逻辑电平的控制信号S设定之后，单元电容器CD31从参考电压Vref切换为接地电压GND。类似地，在时间T+1*dT，当CT-CMP 502未检测到残余电压的零点交叉，且电容器控制信号S30通过具有高逻辑电平的控制信号S设定之后，单元电容器CD30从参考电压Vref切换为接地电压GND。在时间T+2*dT，当CT-CMP 502未检测到残余电压的零点交叉，且电容器控制信号S29通过具有高逻辑电平的控制信号S设定之后，单元电容器CD29从参考电压Vref切换为接地电压GND。
在CT-CMP 502检测到残余电压的零点交叉之前，延迟线504不停止传输具有逻辑高电平的控制信号S。当CT-CMP 502检测到残余电压的零点交叉，比较器输出Valid从逻辑低电平“0”转换为逻辑高电平“1”，由此触发触发器(例如，DFF31，DFF30.5，DFF30，DFF29.5，DFF29，等)同时采样瞬时电容器控制信号(例如，S31，S30，S29，等)和插值信号(例如，S30.5，S29.5，等)的二进制值，并向编码器506输出由采样的二进制值所构成的温度计码。在该实施例中，在单元电容器的两个相邻的电容器控制信号之间采样一个插值信号。因此，将产生63比特的温度计码给编码器506，而编码器506执行温度计码到二进制码的转换操作后将产生6比特的二进制码。请注意，由于时间域插值，送入编码器506中的温度计码的比特数量大于单元电容器的数量。更具体而言，如果时间域插值没有被使能，送入编码器506中的温度计码的比特数量等于单元电容器的数量。由此，编码器506将32比特的温度计码(仅由不插值的比特构成)转换为5比特的二进制码。但是，如果时间域插值被使能，编码器506将64比特的温度计码(仅由不插值的比特和插值的比特构成)转换为6比特的二进制码，由此改善数字斜坡ADC的分辨率。由于带有时间域插值，最低有效位时间步长(time step)可等于50ps(皮秒)。
请注意，在单元电容器的相邻的电容器控制信号之间采样一个插值信号仅仅是用于举例，而不用于限定本发明。在一个可选的设计中，可通过在单元电容器的相邻的控制信号之间采样多余一个的插值信号来进一步改善数字斜坡ADC的分辨率。这样的设计也属于本发明的保护范围。
本领域技术人员将容易认识到，在不脱离本发明的精神和范围内，设备和方法可做许多的更动与润饰。因此本发明的保护范围当视权利要求所界定者为准。

Claims (20)

1.一种混合模拟-数字转换器，其特征在于，包括：
多个模拟-数字转换电路，分别用于为同一个模拟输入产生局部数字输出，其中，所述多个模拟-数字转换电路包括逐次逼近寄存器模拟-数字转换器和用于在时间域执行信号量化处理的数字斜坡模拟-数字转换器；
合并电路，用于合并所述多个模拟-数字转换电路产生的局部数字输出，以产生所述模拟输入的最终的数字输出；
其中，所述逐次逼近寄存器模拟-数字转换器与所述数字斜坡模拟-数字转换器所执行的模拟-数字转换共享同一个开关电容器网络，使得所述逐次逼近寄存器模拟-数字转换器与所述数字斜坡模拟-数字转换器之间没有增益误差。
2.如权利要求1所述的混合模拟-数字转换器，其特征在于，所述数字斜坡模拟-数字转换器带有时间域插值。
3.如权利要求1所述的混合模拟-数字转换器，其特征在于，所述数字斜坡模拟-数字转换器不带有时间域插值。
4.如权利要求1所述的混合模拟-数字转换器，其特征在于，
所述逐次逼近寄存器模拟-数字转换器为粗糙的模拟-数字转换器，用于确定所述模拟输入的最高有效位；
所述数字斜坡模拟-数字转换器为精细的模拟-数字转换器，用于确定所述模拟输入的最低有效位。
5.如权利要求1所述的混合模拟-数字转换器，其特征在于，所述逐次逼近寄存器模拟-数字转换器产生的局部数字输出与所述数字斜坡模拟-数字转换器产生的局部输出之间存在1比特重叠。
6.如权利要求1所述的混合模拟-数字转换器，其特征在于，所述开关电容器网络包括：
第一开关电容器子网络，耦接于所述逐次逼近寄存器模拟-数字转换器的动态比较器的正输入端和所述数字斜坡模拟-数字转换器的连续时间比较器的正输入端；以及
第二开关电容器子网络，耦接于所述逐次逼近寄存器模拟-数字转换器的所述动态比较器的负输入端和所述数字斜坡模拟-数字转换器的所述连续时间比较器的负输入端。
7.如权利要求6所述的混合模拟-数字转换器，其特征在于，所述数字斜坡模拟-数字转换器所执行的模拟-数字转换操作于伪差分模式下。
8.如权利要求7所述的混合模拟-数字转换器，其特征在于，所述第一开关电容器子网络包括多个第一电容器，所述多个第一电容器中的每一个具有相同的电容值，在所述数字斜坡模拟-数字转换器的所述连续时间比较器检测到零点交叉之前所述多个第一电容器顺序地从参考电压切换为接地电压。
9.如权利要求7所述的混合模拟-数字转换器，其特征在于，所述第二开关电容器子网络包括多个第二电容器，所述多个第二电容器中的每一个具有相同的电容值，在所述数字斜坡模拟-数字转换器开始执行模拟-数字转换时，所述多个第二电容器的一部分从参考电压切换为接地电压。
10.如权利要求1所述的混合模拟-数字转换器，其特征在于，所述数字斜坡模拟-数字转换器包括：
连续时间比较器；
所述开关电容器网络，所述开关电容器网络包括多个电容器，所述多个电容器中的每一个具有相同的电容值且耦接于所述连续时间比较器的同一个输入端；
延迟线，用于发送控制信号，以在所述连续时间比较器检测到零点交叉之前顺序地将所述多个电容器从参考电压切换为接地电压；
编码器，用于从所述延迟线获得温度计码，并当所述连续时间比较器检测到所述零点交叉时将所述温度计码转换为二进制码，其中，所述温度计码的数量大于所述电容器的数量。
11.一种混合模拟-数字转换方法，其特征在于，包括：
执行多个模拟-数字转换，以分别为同一个模拟输入产生局部数字输出，其中，所述多个模拟-数字转换包括数字斜坡模拟-数字转换用于在时间域执行信号量化处理；所述模拟-数字转换还包括逐次逼近寄存器模拟-数字转换；
合并所述多个模拟-数字转换产生的多个局部数字输出，以产生所述模拟输入的最终的数字输出；
其中，所述逐次逼近寄存器模拟-数字转换与所述数字斜坡模拟-数字转换共享同一个开关电容器网络，使得所述逐次逼近寄存器模拟-数字转换与所述数字斜坡模拟-数字转换之间没有增益误差。
12.如权利要求11所述的混合模拟-数字转换方法，其特征在于，所述数字斜坡模拟-数字转换带有时间域插值。
13.如权利要求11所述的混合模拟-数字转换方法，其特征在于，所述数字斜坡模拟-数字转换不带有时间域插值。
14.如权利要求11所述的混合模拟-数字转换方法，其特征在于，
所述逐次逼近寄存器模拟-数字转换为粗糙的模拟-数字转换，用于确定所述模拟输入的最高有效位；
所述数字斜坡模拟-数字转换为精细的模拟-数字转换，用于确定所述模拟输入的最低有效位。
15.如权利要求11所述的混合模拟-数字转换方法，其特征在于，所述逐次逼近寄存器模拟-数字转换产生的局部数字输出与所述数字斜坡模拟-数字转换产生的局部输出之间存在1比特重叠。
16.如权利要求11所述的混合模拟-数字转换方法，其特征在于，所述开关电容器网络包括：
第一开关电容器子网络，耦接于所述逐次逼近寄存器模拟-数字转换所使用的动态比较器的正输入端和所述数字斜坡模拟-数字转换所使用的连续时间比较器的正输入端；以及
第二开关电容器子网络，耦接于所述逐次逼近寄存器模拟-数字转换器所使用的所述动态比较器的负输入端和所述数字斜坡模拟-数字转换器所使用的所述连续时间比较器的负输入端。
17.如权利要求16所述的混合模拟-数字转换方法，其特征在于，所述数字斜坡模拟-数字转换操作于伪差分模式下。
18.如权利要求17所述的混合模拟-数字转换方法，其特征在于，所述第一开关电容器子网络包括多个第一电容器，所述多个第一电容器中的每一个具有相同的电容值，在所述数字斜坡模拟-数字转换所使用的所述连续时间比较器检测到零点交叉之前所述多个第一电容器顺序地从参考电压切换为接地电压。
19.如权利要求17所述的混合模拟-数字转换方法，其特征在于，所述第二开关电容器子网络包括多个第二电容器，所述多个第二电容器中的每一个具有相同的电容值，在所述数字斜坡模拟-数字转换开始执行时，所述多个第二电容器的一部分从参考电压切换为接地电压。
20.如权利要求11所述的混合模拟-数字转换方法，其特征在于，所述数字斜坡模拟-数字转换包括：
使用连续时间比较器；
使用所述开关电容器网络，所述开关电容器网络包括多个电容器，所述多个电容器中的每一个具有相同的电容值且耦接于所述连续时间比较器的同一个输入端；
使用延迟线发送控制信号，以在所述连续时间比较器检测到零点交叉之前顺序地将所述多个电容器从参考电压切换为接地电压；
使用编码器从所述延迟线获得温度计码，并当所述连续时间比较器检测到所述零点交叉时将所述温度计码转换为二进制码，其中，所述温度计码的数量大于所述电容器的数量。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10998914B2 (en) 2016-06-10 2021-05-04 Analog Devices International Unlimited Company Multi-stage conversion analog-to-digital converter
TWI594579B (zh) * 2016-06-13 2017-08-01 瑞昱半導體股份有限公司 連續逼近暫存器類比數位轉換器及其類比至數位訊號轉換方法
CN107196657A (zh) * 2017-04-24 2017-09-22 天津大学 单斜和逐次逼近相结合的列级模数转换器
CN107907173A (zh) * 2017-12-14 2018-04-13 湖北天禹环保科技有限公司 一种用于超声波气体流量计的模拟数字转换器
CN108055040B (zh) * 2017-12-19 2021-08-31 上海集成电路研发中心有限公司 一种基于多相位时钟的adc结构及其模数转换方法
US10505559B1 (en) * 2018-11-27 2019-12-10 Ipgreat Incorporated Process, voltage and temperature optimized asynchronous SAR ADC
WO2020121516A1 (ja) 2018-12-14 2020-06-18 オリンパス株式会社 Ａｄ変換装置、撮像装置、内視鏡システム、およびａｄ変換方法
CN109818606B (zh) * 2018-12-29 2023-03-28 晶晨半导体(上海)股份有限公司 一种高速判决器
US10763875B2 (en) * 2019-01-11 2020-09-01 Realtek Semiconductor Corporation Switched capacitor circuit and analog-to-digital converter device
US10778242B2 (en) 2019-01-11 2020-09-15 Realtek Semiconductor Corporation Analog-to-digital converter device
US10790843B2 (en) 2019-01-11 2020-09-29 Realtek Semiconductor Corporation Analog-to-digital converter device
KR102116669B1 (ko) * 2019-02-25 2020-06-01 한국과학기술원 파이프라인 변환 회로를 포함하는 전자 회로
EP3949125A1 (en) * 2019-04-05 2022-02-09 Telefonaktiebolaget Lm Ericsson (Publ) Sar adc with alternating low and high precision comparators and uneven allocation of redundancy
TWI685210B (zh) * 2019-06-14 2020-02-11 瑞昱半導體股份有限公司 連續逼近式類比數位轉換器及其操作方法
CN112118009A (zh) * 2019-06-21 2020-12-22 瑞昱半导体股份有限公司 连续逼近式模拟数字转换器及其操作方法
CN110703582B (zh) * 2019-09-25 2021-02-26 天津大学 用于时间数字转换器的温度计码转二进制码电路
TWI777464B (zh) * 2019-10-08 2022-09-11 創未來科技股份有限公司 訊號轉換裝置與訊號轉換方法
US10742225B1 (en) * 2019-12-27 2020-08-11 Intel Corporation n-bit successive approximation register analog-to-digital converter and method for calibrating the same, receiver, base station and mobile device
CN111427407B (zh) * 2020-03-30 2021-09-07 西安交通大学 带有模拟辅助环路的超快响应数字ldo结构及其控制方法
TWI736223B (zh) * 2020-04-16 2021-08-11 瑞昱半導體股份有限公司 數位斜率式類比數位轉換器裝置與訊號轉換方法
CN111628772B (zh) * 2020-05-13 2023-09-29 西安电子科技大学 高速高精度时间域模数转换器
US11424753B2 (en) * 2020-11-06 2022-08-23 Ay Dee Kay Llc Successive-approximation-register (SAR) analog-to-digital converter (ADC) timing calibration
CN112653469B (zh) * 2020-12-16 2023-08-01 东南大学 一种混合型sar-adc电路及模数转换方法
TWI801028B (zh) * 2021-12-09 2023-05-01 瑞昱半導體股份有限公司 數位斜率式類比數位轉換器與訊號轉換方法
CN114449194B (zh) * 2022-01-27 2023-07-14 西安理工大学 一种并行两步式单斜率模数转换电路及其工作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006091711A1 (en) * 2005-02-24 2006-08-31 Microchip Technology Incorporated Analog-to-digital converter with interchange of resolution against number of sample and hold channels
CN101689862A (zh) * 2007-05-31 2010-03-31 阿纳洛格装置公司 用于sar adc的高速并行处理数字路径
TW201228244A (en) * 2010-12-16 2012-07-01 Univ Nat Cheng Kung Successive approximation analog-to-digital converter having auxiliary prediction circuit and method thereof
CN103532558A (zh) * 2012-07-06 2014-01-22 全视科技有限公司 具有多种adc模式的混合模/数转换器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205921B1 (en) * 2006-03-27 2007-04-17 Intel Corporation Hybrid analog-to-digital converter
US7812757B1 (en) * 2009-06-12 2010-10-12 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Hybrid analog-to-digital converter (ADC) with binary-weighted-capacitor sampling array and a sub-sampling charge-redistributing array for sub-voltage generation
EP2421155B1 (en) * 2010-08-02 2013-07-03 Fraunhofer-Gesellschaft zur Förderung der Angewandten Forschung e.V. A hybrid analog-to-digital converter, an image sensor and a method for providing a plurality of ditigal signals
CN102045067B (zh) 2011-01-13 2013-01-30 东南大学 提高逐次逼近adc输出信噪比的转换和校准算法及adc
CN102611854B (zh) 2012-03-20 2014-01-15 天津大学 Cmos图像传感器中列级adc的实现装置
JP5922997B2 (ja) 2012-06-22 2016-05-24 キヤノン株式会社 固体撮像装置
US8581761B1 (en) * 2012-10-12 2013-11-12 Aptina Imaging Corporation Methods and apparatus for performing code correction for hybrid analog-to-digital converters in imaging devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006091711A1 (en) * 2005-02-24 2006-08-31 Microchip Technology Incorporated Analog-to-digital converter with interchange of resolution against number of sample and hold channels
CN101689862A (zh) * 2007-05-31 2010-03-31 阿纳洛格装置公司 用于sar adc的高速并行处理数字路径
TW201228244A (en) * 2010-12-16 2012-07-01 Univ Nat Cheng Kung Successive approximation analog-to-digital converter having auxiliary prediction circuit and method thereof
CN103532558A (zh) * 2012-07-06 2014-01-22 全视科技有限公司 具有多种adc模式的混合模/数转换器

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