CN105720191B - 相变存储器及其形成方法 - Google Patents

Abstract

一种相变存储器及其形成方法，所述相变存储器的形成方法包括：提供基底；形成覆盖部分基底表面的相变层；形成覆盖所述基底和相变层的刻蚀停止层；在所述刻蚀停止层表面形成半导体电荷吸附层；形成覆盖半导体电荷吸附层的介质层；刻蚀所述介质层、半导体电荷吸附层和刻蚀停止层，形成位于相变层上的顶部通孔；在所述顶部通孔内形成顶部电极。所述方法可以提高形成的相变存储器的性能。

Description

相变存储器及其形成方法

技术领域

本发明涉及半导体技术领域，特别涉及一种相变存储器及其形成方法。

背景技术

相变存储器(Phase Change Random Access Memory，PCRAM)技术是基于相变薄膜应用于相变存储介质的构想建立起来的。作为一种新兴的非易失性存储技术，相变存储器在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面对快闪存储器都具有较大的优越性，已成为目前非易失性存储器技术研究的焦点。

在相变存储器中，可以通过对记录了数据的相变层进行热处理，来改变存储器的存储数值。构成相变层的相变材料会由于所施加电流的加热效果而进入结晶状态或非晶状态。当相变层处于结晶状态时，PCRAM的电阻较低，此时存储器赋值为“1”。当相变层处于非晶状态时，PCRAM的电阻较高，此时存储器赋值为“0”。因此，PCRAM是利用当相变层处于结晶状态或非晶状态时的电阻差异来写入/读取数据的非易失性存储器。

相变存储器包括相变层和位于相变层上方的顶部电极和位于相变层下方的底部电极。在形成相变层之后，在相变层表面形成介质层，然后在所述介质层内形成位于相变层表面的通孔，在所述通孔内填充金属材料，形成与相变层连接的顶部电极。

但是，现有技术形成的相变层往往会出现空气隙，导致相变层的电阻发生变化，从而影响相变存储器的性能。

发明内容

本发明解决的问题是提供一种相变存储器及其形成方法，提高相变存储器的性能。

为解决上述问题，本发明提供一种相变存储器的形成方法，包括：提供基底；形成覆盖部分基底表面的相变层；形成覆盖所述基底和相变层的刻蚀停止层；在所述刻蚀停止层表面形成半导体电荷吸附层；形成覆盖半导体电荷吸附层的介质层；刻蚀所述介质层、半导体电荷吸附层和刻蚀停止层，形成位于相变层上的顶部通孔；在所述顶部通孔内形成顶部电极。

可选的，所述半导体电荷吸附层的材料为硅。

可选的，所述半导体电荷吸附层的厚度为

可选的，采用原位沉积工艺形成所述半导体电荷吸附层。

可选的，所述原位沉积工艺为原子层沉积工艺，所述原子层沉积工艺采用的反应气体包括：SiH₄或SiH₂Cl₂，还包括H₂，其中，SiH₄或SiH₂Cl₂的流量为50sccm～200sccm，H₂的流量为50sccm～200sccm，沉积温度为200℃～400℃，压强为10Pa～200Pa。

可选的，所述刻蚀停止层的材料为氮化硅。

可选的，采用等离子体增强化学气相沉积工艺形成所述刻蚀停止层。

可选的，所述介质层的材料为氧化硅。

可选的，采用高密度等离子体沉积工艺形成所述介质层。

可选的，所述基底包括第一金属层，位于第一金属层上的层间介质层，位于所述层间介质层内的连接第一金属层的接触电极，位于所述接触电极表面的与层间介质层表面齐平的底部电极；所述相变层的底部表面与所述底部电极连接。

可选的，还包括：形成所述顶部通孔之后，形成贯穿所述介质层、半导体电荷吸附层、刻蚀停止层和层间介质层的位于第一金属层表面的互连通孔。

可选的，还包括在所述互连通孔内形成互连金属层。

可选的，还包括在所述介质层表面形成与顶部电极、互连金属层连接的第二金属层。

可选的，所述相变层的材料为Si-Sb-Te、Ge-Sb-Te、Ag-In-Te或Ge-Bi-Te化合物。

可选的，还包括：在形成所述刻蚀停止层之前，在所述相变层表面形成电接触层。

可选的，所述电接触层的材料为氮化钛。

可选的，在形成所述顶部电极以及互连金属层之前，在所述顶部通孔和互连通孔内壁表面形成粘附层。

可选的，所述粘附层的材料为Ti或Ta。

可选的，所述粘附层的厚度为

本发明的技术方案还提供一种采用上述方法形成的相变存储器，包括：基底；覆盖部分基底表面的相变层；覆盖所述基底和相变层的刻蚀停止层；位于刻蚀停止层表面的半导体电荷吸附层；覆盖半导体电荷吸附层的介质层；贯穿所述介质层、半导体电荷吸附层和刻蚀停止层，位于相变层上的顶部通孔；位于所述顶部通孔内的顶部电极。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案的相变存储器的形成过程中，在基底表面形成相变层之后，形成覆盖介质层和相变层的刻蚀停止层，然后在所述刻蚀停止层表面形成半导体电荷吸附层之后，再在所述半导体电荷吸附层表面形成介质层。在形成所述介质层的过程中，所述半导体电荷吸附层能够吸附形成介质层过程中反应气体产生的电荷，避免刻蚀停止层吸附电荷而使电荷向下转移而形成电流，从而可以避免对相变层造成影响，避免相变层由于电流产生相变而形成空气隙，从而可以提高形成的相变存储器的性能。

进一步的，所述半导体电荷吸附层的材料为硅，厚度为对于电荷有较大的吸附能力。

进一步的，所述半导体电荷吸附层可以采用原子层沉积工艺形成，采用原子层沉积工艺能够较好的控制形成的半导体电荷吸附层的厚度，并且所述原位沉积工艺的温度较低，能够避免高温对相变层的性能造成影响。

附图说明

图1至图10是本发明的实施例的相变存储器的形成过程的结构示意图。

具体实施方式

如背景技术中所述，现有技术形成的相变存储器的相变层会出现空气隙，影响相变存储器的性能。

现有技术在形成相变层之后，通常会在相变层上形成刻蚀停止层以及介质层，然后再刻蚀介质层和刻蚀停止层形成连接相变层的通孔，再在所述通孔内形成顶部电极。现有技术通常采用等离子体沉积工艺形成所述刻蚀停止层以及介质层，以形成较为高质量的刻蚀停止层和介质层材料，并且有利于沉积过程热预算的控制。但是在采用等离子体沉积过程中，等离子体的能量较大，并且等离子体运动过程中产生的电荷会导致相变层发生相变，使相变层发生不均匀的相变，导致相变层内产生裂缝，进而形成空气隙，从而使得相变存储器的性能受到影响。

本发明的实施例中，在形成相变层上形成刻蚀停止层之后，在所述刻蚀停止层上形成半导体电荷吸附层，用于吸附后续形成介质层工艺中等离子体产生的电荷，并且作为导电通路将电荷引走，避免影响到下层得到相变层，从而避免相变层受到损伤，从而与现有技术相比，可以提高形成的相变存储器的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图1，提供基底。

所述基底包括第一金属层110，位于第一金属层110上的层间介质层，位于所述层间介质层内的连接第一金属层110的接触电极122，位于所述接触电极122表面的与层间介质层表面齐平的底部电极131。所述层间介质层包括第一子介质层120和位于第一子介质层120表面的第二子介质层130。

第一金属层110可以是金属互连结构，形成于衬底上方。所述衬底内可以形成有半导体器件和其他金属互连结构。形成所述第一金属层110之后，在所述第一金属层110表面形成第一子介质层120，然后在所述第一子介质层120内形成暴露出部分第一金属层110表面的通孔，在所述通孔内形成所述接触电极122，所述接触电极122的表面与第一子介质层120的表面齐平，再在所述第一子介质层120的表面形成第二子介质层130，然后在所述第二子介质层130内形成位于接触电极122表面的底部电极131。

本实施例中，还可以在第一子介质层120内的通孔内壁表面形成粘附层121之后，再在所述粘附层121表面形成填充满所述通孔的接触电极122。所述粘附层121的材料可以是Ta或Ti等金属材料，可以提高接触电极122与第一子介质层120之间的粘附性，避免发生漏电等问题。

所述接触电极122的材料可以是W、TiN、Cu或Al等金属材料。所述底部电极131的材料为W或TiN。后续，在所述底部电极131表面形成相变层。

请参考图2，形成覆盖部分基底表面的相变层201和位于所述相变层201表面的电接触层202。

所述相变层201的材料为硫族化合物，具体的，可以是Si-Sb-Te、Ge-Sb-Te、Ag-In-Te或Ge-Bi-Te等化合物。

所述电接触层202的材料可以是TiN或Ti等金属材料，本实施例中，所述电接触层202的材料为TiN。

形成所述相变层201和电接触层202的方法包括：在所述第二子介质层130表面依次形成相变材料层和位于相变材料层表面的电接触材料层之后，在所述电接触材料层表面形成图形化掩膜层，然后以所述图形化掩膜层为掩膜刻蚀所述电接触材料层形成电接触层202，然后去除所述图形化掩膜层之后，以所述电接触层202为掩膜，刻蚀所述相变材料层，形成相变层201。

所述相变材料层201的沉积工艺可以为：化学气相沉积工艺、原子层沉积工艺、低压化学气相沉积工艺或等离子增强型化学气相沉积工艺等。形成所述电接触材料层的沉积工艺可以是电镀、溅射或化学气相沉积工艺等。

所述电接触层202具有良好的粘附性，可以与相变层201之间形成良好的接触界面，作为相变层201表面的上电极层，提高所述相变层201与后续形成的顶部电极之间的电连接性能，降低所述相变层201与后续形成的顶部电极之间的接触电阻。

在本发明的其他实施例中，也可以不在所述相变层201表面形成所述电接触层，后续直接在所述相变层201表面形成顶部电极。

请参考图3，形成覆盖所述基底和相变层201的刻蚀停止层203。

所述刻蚀停止层203作为后续形成顶部电极的通孔时的停止层。

本实施例中，所述刻蚀停止层203的材料为氮化硅，采用等离子体增强化学气相沉积工艺形成所述刻蚀停止层203，具体的，所述等离子体增强化学气相沉积采用的反应气体包括NH₃、SiH₄和N₂，温度为150℃～400℃，压力为0.4Torr～2Torr，SiH₄的流量为10sccm～200sccm，NH₃流量为10sccm～200sccm，N₂流量为100sccm～2000sccm，功率为20W～80W。

所述方法形成的刻蚀停止层203具有良好的阶梯覆盖性和粘附性，能够均匀覆盖所述基底、相变层201以及电接触层202的表面。所述刻蚀停止层203的形成温度较低，不会影响到相变层201的性能。刻蚀停止层203既作为后续形成通孔的刻蚀停止层，保护所述电接触层202和相变层201。

请参考图4，在所述刻蚀停止层203表面形成半导体电荷吸附层204。

所述半导体电荷吸附层204的材料为硅，所述半导体电荷吸附层204的厚度为采用原位沉积工艺形成所述半导体电荷吸附层204，在形成所述刻蚀停止层203后，在同样的反应腔内继续在所述刻蚀停止层203表面形成所述半导体电荷吸附层204，可以避免转移反应腔室时所述刻蚀停止层203表面被氧化或被其他杂质污染。

所述原位沉积工艺可以是原子层沉积工艺，所述原子层沉积工艺采用的反应气体包括：SiH₄或SiH₂Cl₂，还包括H₂，其中，SiH₄或SiH₂Cl₂的流量为50sccm～200sccm，H₂的流量为50sccm～200sccm，沉积温度为200℃～400℃，压强为10Pa～200Pa。采用原子层沉积工艺能够较好的控制形成的半导体电荷吸附层204的厚度。所述半导体电荷吸附层204为未掺杂的本征层。并且，所述原位沉积工艺的温度较低，能够避免高温对相变层201的性能造成影响。

在本发明的其他实施例中，也可以更换反应腔室以形成所述半导体电荷吸附层204。

所述半导体电荷吸附层204的导电性能大于刻蚀停止层203的导电性能，在后续采用等离子体沉积工艺形成介质层的过程中，能够吸附沉积过程中产生的电荷，从而避免所述电荷在刻蚀停止层203内积累，防止在所述刻蚀停止层203下方的电接触层202以及相变层201内产生电流对相变层201造成损伤而影响相变存储器的性能。

请参考图5，形成覆盖半导体电荷吸附层204的介质层200。

所述介质层200的材料为氧化硅，在本发明的其他实施例中，所述介质层200的材料还可以是掺磷氧化硅、掺氟氧化硅等绝缘介质材料。

所述介质层200可以采用等离子体沉积工艺形成，例如高密度等离子体沉积工艺，所述高密度等离子体沉积工艺具有较高的填充能力，形成较高密度的介质层200，后续在所述介质层200内形成金属互连结构，可以降低RC延迟。

发明人发现，在高密度等离子沉积工艺过程中，会产生光子，而光子入射进材料层后会在材料层内产生电子空穴对。现有技术中，在形成所述刻蚀停止层203之后，直接在所述刻蚀停止层203表面形成介质层200，在形成介质层过程中产生的光子容易被所述刻蚀停止层203吸收，从而在所述刻蚀停止层203内产生电子空穴对，造成所述刻蚀停止层203内积累大量电荷，而由于所述刻蚀停止层203下方为导电材料，电荷容易向下转移，形成电流，进而导致相变层201发生形变，而由于所述刻蚀停止层203为介电材料，电荷在所述刻蚀停止层203内的分布不均匀，导致形成的电流密度也不均匀，从而导致相变层201不同位置处的相变程度不同，导致相变层内出现裂痕，进而产生空气隙，影响最终形成的相变存储器的性能。

而在本实施例中，在刻蚀停止层203表面形成半导体电荷吸附层204之后，再在所述半导体电荷吸附层204表面形成所述介质层200。所述半导体电荷吸附层204与刻蚀停止层203相比，更易吸附高密度等离子体化学气相沉积过程中产生的光子，从而将电子空穴对吸附在所述半导体电荷吸附层204内。并且，由于所述半导体电荷吸附层204的导电性能大于刻蚀停止层203的导电性，从而可以使得所述电子空穴对能够在所述半导体电荷吸附层204内自由移动，使得所述半导体电荷吸附层204内的电荷密度均匀，这也进一步促使所述反应腔内的等离子体密度分布更加均匀，可以降低等离子体造成的损伤。同时，由于所述半导体电荷吸附层204下方具有刻蚀停止层203作为电绝缘层，从而避免所述半导体电荷吸附层204内的电荷向下转移，对相变层201造成影响，从而可以提高形成的相变存储器的性能。

本实施例中，所述半导体电荷吸附层204的厚度为该厚度下对于光子具有较高的吸收能力，能够较大程度的减少进入刻蚀停止层203内的光子，减少所述刻蚀停止层203内的电荷，从而避免相变层201内产生空气隙。

请参考图6，刻蚀所述介质层200、半导体电荷吸附层204和刻蚀停止层203，形成位于相变层201上的顶部通孔301。

在所述介质层200表面形成图形化掩膜层，所述图形化掩膜层定义待形成的顶部通孔301的位置和尺寸，以所述图形化掩膜层为掩膜，采用干法刻蚀工艺依次刻蚀所述介质层200、半导体电荷吸附层204和刻蚀停止层203，形成顶部通孔301。

本实施例中，为了能够确保将所述刻蚀停止层203贯穿，对所述刻蚀停止层203进行了过刻蚀，使得所述顶部通孔301的底部位于所述电接触层202内，这样还可以进一步提高后续在顶部通孔301内形成的顶部电极与电接触层202之间的接触面积，提高所述顶部电极与电接触层202之间的电连接性能。

形成所述顶部通孔301之后，去除所述图形化掩膜层。

请参考图7，形成所述顶部通孔301之后，形成贯穿所述介质层200、半导体电荷吸附层204、刻蚀停止层203和层间介质层的位于第一金属层110表面的互连通孔302。

本实施例中，在形成所述顶部通孔301之后，还在其他区域形成互连通孔302，所述互连通孔302用于形成层间互连结构。

在形成所述互连通孔302之前，在所述介质层200上形成掩膜层，所述掩膜层暴露出待形成互连通孔302的区域，然后以所述掩膜层为掩膜依次刻蚀介质层200、半导体电荷吸附层204、刻蚀停止层和基底内的层间介质层至第一金属层110表面，形成互连通孔302。

请参考图8，形成覆盖介质层200并填充满所述顶部通孔301(参考图7)和互连通孔302(参考图7)的金属材料层304。

所述金属材料层304的材料为钨、铝或铜等金属材料。可以采用化学气相沉积工艺或溅射工艺等形成所述金属材料层304。

本实施例中，在形成所述金属材料层304之前，还可以在所述顶部通孔301和互连通孔302的内壁表面形成粘附材料层303，所述粘附材料层303还覆盖介质层200的表面。后续再在所述粘附材料层303表面形成所述金属材料层304。所述粘附材料层303可以提高金属材料层304与介质层200之间的粘附性，提高金属材料层304与介质层200之间的界面质量，避免出现漏电等问题。所述粘附材料层303的材料为Ti或Ta，厚度为

请参考图9，以所述介质层200为停止层，对所述金属材料层304(请参考图8)与粘附材料层303(请参考图8)进行平坦化，形成粘附层313以及顶部电极314和互连金属层315。

采用化学机械研磨工艺对所述金属材料层304与粘附材料层303进行平坦化，去除位于介质层200上的部分粘附材料层303和金属材料层304，形成与介质层200表面齐平的顶部电极314和互连金属层315。

请参考图10，在所述介质层200表面形成与顶部电极314、互连金属层315连接的第二金属层316。

所述第二金属层316的形成方法包括：在所述介质层200表面、顶部电极314和互连金属层315表面形成第二金属材料层之后，对所述第二金属材料层进行图形化，形成与顶部电314和互连金属层315连接的第二金属层316。

本实施例中，在形成所述形变存储器的过程中，在刻蚀停止层表面形成半导体电荷吸附层，在后续采用等离子体沉积工艺形成介质层的过程中，所述半导体电荷吸附层能够吸附等离子体沉积过程中产生的电荷，避免电荷向下移动，对相变层产生影响，从而可以提高形成的相变存储器的性能。

本发明的实施例还提供一种采用上述方法形成的相变存储器。

请参考图10，为所述相变存储器的结构示意图。

所述相变存储器包括基底，覆盖部分基底表面的相变层201；覆盖所述基底和相变层201的刻蚀停止层203；位于刻蚀停止层203表面的半导体电荷吸附层204；覆盖半导体电荷吸附层204的介质层200；贯穿所述介质层200、半导体电荷吸附层204和刻蚀停止层203，位于相变层201上的顶部通孔；位于所述顶部通孔内的顶部电极314。

所述基底包括第一金属层110，位于第一金属层110上的层间介质层，位于所述层间介质层内的连接第一金属层110的接触电极122，位于所述接触电极122表面的与层间介质层表面齐平的底部电极131。所述层间介质层包括第一子介质层120和位于第一子介质层120表面的第二子介质层130。所述接触电极122与第一子介质层120之间还具有粘附层121。所述粘附层121的材料可以是Ta或Ti等金属材料，可以提高接触电极122与第一子介质层120之间的粘附性，避免发生漏电等问题。所述接触电极122的材料可以是W、TiN、Cu或Al等金属材料。

所述相变层201的材料为硫族化合物，具体的，可以是Si-Sb-Te、Ge-Sb-Te、Ag-In-Te或Ge-Bi-Te等化合物。

本实施例中，在所述相变层201表面与刻蚀停止层203之间还可以具有电接触层202，所述电接触层202的材料可以是TiN或Ti等金属材料，本实施例中，所述电接触层202的材料为TiN。

所述刻蚀停止层203的材料为氮化硅，刻蚀停止层203既作为后续形成通孔的刻蚀停止层，保护所述电接触层202和相变层201。

所述半导体电荷吸附层204的材料为硅，所述半导体电荷吸附层204的厚度为

所述介质层200的材料为氧化硅，在本发明的其他实施例中，所述介质层200的材料还可以是掺磷氧化硅、掺氟氧化硅等绝缘介质材料。

所述顶部电极314的材料为钨、铝或铜等金属材料，本实施例中，所述顶部电极314与介质层200之间还可以具有粘附层313，所述粘附层313的材料为Ti或Ta，厚度为

在本实施例中，所述相变存储器还包括贯穿所述介质层200、半导体电荷吸附层204、刻蚀停止层203和层间介质层的位于第一金属层110表面的互连金属层315，所述互连金属层315与介质层200之间也可以具有所述粘附层313。

所述相变存储器还包括位于所述介质层200表面，与顶部电极314、互连金属层315连接的第二金属层316。

所述相变存储器内具有半导体电荷吸附层204，可以吸附在形成介质层200的过程中，等离子体产生的电荷，避免所述电荷被刻蚀停止层203吸附向下移动形成电流，影响相变层，从而可以提高相变存储器的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种相变存储器的形成方法，其特征在于，包括：

提供基底；

形成覆盖部分基底表面的相变层；

形成覆盖所述基底和相变层的刻蚀停止层；

在所述刻蚀停止层表面形成半导体电荷吸附层；

形成覆盖半导体电荷吸附层的介质层；

刻蚀所述介质层、半导体电荷吸附层和刻蚀停止层，形成位于相变层上的顶部通孔；

在所述顶部通孔内形成顶部电极；

所述半导体电荷吸附层的材料为硅。

2.根据权利要求1所述的相变存储器的形成方法，其特征在于，所述半导体电荷吸附层的厚度为

3.根据权利要求1所述的相变存储器的形成方法，其特征在于，采用原位沉积工艺形成所述半导体电荷吸附层。

4.根据权利要求3所述的相变存储器的形成方法，其特征在于，所述原位沉积工艺为原子层沉积工艺，所述原子层沉积工艺采用的反应气体包括：SiH₄或SiH₂Cl₂，还包括H₂，其中，SiH₄或SiH₂Cl₂的流量为50sccm～200sccm，H₂的流量为50sccm～200sccm，沉积温度为200℃～400℃，压强为10Pa～200Pa。

5.根据权利要求1所述的相变存储器的形成方法，其特征在于，所述刻蚀停止层的材料为氮化硅。

6.根据权利要求5所述的相变存储器的形成方法，其特征在于，采用等离子体增强化学气相沉积工艺形成所述刻蚀停止层。

7.根据权利要求1所述的相变存储器的形成方法，其特征在于，所述介质层的材料为氧化硅。

8.根据权利要求7所述的相变存储器的形成方法，其特征在于，采用高密度等离子体沉积工艺形成所述介质层。

9.根据权利要求1所述的相变存储器的形成方法，其特征在于，所述基底包括第一金属层，位于第一金属层上的层间介质层，位于所述层间介质层内的连接第一金属层的接触电极，位于所述接触电极表面的与层间介质层表面齐平的底部电极；所述相变层的底部表面与所述底部电极连接。

10.根据权利要求9所述的相变存储器的形成方法，其特征在于，还包括：形成所述顶部通孔之后，形成贯穿所述介质层、半导体电荷吸附层、刻蚀停止层和层间介质层的位于第一金属层表面的互连通孔。

11.根据权利要求10所述的相变存储器的形成方法，其特征在于，还包括在所述互连通孔内形成互连金属层。

12.根据权利要求11所述的相变存储器的形成方法，其特征在于，还包括在所述介质层表面形成与顶部电极、互连金属层连接的第二金属层。

13.根据权利要求1所述的相变存储器的形成方法，其特征在于，所述相变层的材料为Si-Sb-Te、Ge-Sb-Te、Ag-In-Te或Ge-Bi-Te化合物。

14.根据权利要求1所述的相变存储器的形成方法，其特征在于，还包括：在形成所述刻蚀停止层之前，在所述相变层表面形成电接触层。

15.根据权利要求14所述的相变存储器的形成方法，其特征在于，所述电接触层的材料为氮化钛。

16.根据权利要求11所述的相变存储器的形成方法，其特征在于，在形成所述顶部电极以及互连金属层之前，在所述顶部通孔和互连通孔内壁表面形成粘附层。

17.根据权利要求16所述的相变存储器的形成方法，其特征在于，所述粘附层的材料为Ti或Ta。

18.根据权利要求17所述的相变存储器的形成方法，其特征在于，所述粘附层的厚度为

19.一种根据权利要求1至18任一项权利要求所述的形成方法所形成的相变存储器，其特征在于，包括：

基底；

覆盖部分基底表面的相变层；

覆盖所述基底和相变层的刻蚀停止层；

位于刻蚀停止层表面的半导体电荷吸附层；

覆盖半导体电荷吸附层的介质层；

贯穿所述介质层、半导体电荷吸附层和刻蚀停止层，位于相变层上的顶部通孔；

位于所述顶部通孔内的顶部电极。