CN105679660B - 沟槽型超级结的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 230000015556 catabolic process Effects 0.000 claims abstract description 52
- 238000005530 etching Methods 0.000 claims abstract description 23
- 238000001259 photo etching Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims description 56
- 239000004065 semiconductor Substances 0.000 claims description 51
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000000407 epitaxy Methods 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HTCXJNNIWILFQQ-UHFFFAOYSA-M emmi Chemical compound ClC1=C(Cl)C2(Cl)C3C(=O)N([Hg]CC)C(=O)C3C1(Cl)C2(Cl)Cl HTCXJNNIWILFQQ-UHFFFAOYSA-M 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 1
- 239000007789 gas Substances 0.000 claims 1
- 239000001301 oxygen Substances 0.000 claims 1
- 229910052760 oxygen Inorganic materials 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
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Abstract
本发明公开了一种沟槽型超级结的制造方法,包括步骤:步骤一、提供表面形成有第一导电类型外延层的晶圆;步骤二、采用光刻工艺定义出沟槽形成区域并将晶圆上各沟槽的顶部宽度的大小设定为相同;步骤三、对第一导电类型外延层进行刻蚀形成沟槽;步骤四、在沟槽中填充第二导电类型外延层,中间区域和边缘区域的沟槽中的外延层的掺杂浓度分别根据各自的掺杂浓度和反向击穿电压的关系曲线进行设定,并使掺杂后反向击穿电压向对应的关系曲线中的最大值趋近。本发明能提高同一晶圆上的超级结器件的反向击穿电压的面内均匀性,以及能保证同一晶圆上的超级结器件的反向击穿电压的面内均匀性较好的条件下使超级结器的反向击穿电压提高。
Description
技术领域
本发明涉及一种半导体集成电路制造工艺方法,特别是涉及一种沟槽型超级结的制造方法。
背景技术
超级结为由形成于半导体衬底中的交替排列的P型薄层和N型薄层组成,利用P型薄层和N型薄层完成匹配形成的耗尽层来支持反向耐压。现有超级结的制造方法中包括沟槽型超级结的制造方法,这种方法是通过沟槽工艺制作超级结器件,需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽,然后利用外延填充(ERIFilling)的方式在刻出的沟槽上填充P型掺杂的硅外延。在沟槽的刻蚀中,同一半导体衬底晶圆中的不同区域的沟槽的形貌并不完全相同,而超级结器件的反向击穿电压受沟槽的形貌影响非常大,使得同一晶圆上的超级结器件的反向击穿电压的均匀性较差。
发明内容
本发明所要解决的技术问题是提供一种沟槽型超级结的制造方法,能提高同一晶圆上的超级结器件的反向击穿电压的面内均匀性,以及能保证同一晶圆上的超级结器件的反向击穿电压的面内均匀性较好的条件下使超级结器的反向击穿电压提高。
为解决上述技术问题,本发明提供的沟槽型超级结的制造方法包括如下步骤:
步骤一、提供一半导体衬底晶圆,在所述半导体衬底晶圆表面形成有第一导电类型外延层。
步骤二、采用光刻工艺定义出沟槽形成区域并将所述沟槽形成区域打开;后续形成的各沟槽的顶部宽度由所述光刻工艺设定且所述光刻工艺将各所述沟槽的顶部宽度的大小设定为相同。
步骤三、对打开后的所述沟槽形成区域的所述第一导电类型外延层进行刻蚀形成所述沟槽。
刻蚀后,位于所述半导体衬底晶圆的中间区域所述沟槽的侧面比位于所述半导体衬底晶圆的边缘区域所述沟槽的侧面更倾斜,位于所述半导体衬底晶圆的中间区域所述沟槽的的底部宽度小于位于所述半导体衬底晶圆的边缘区域所述沟槽的底部宽度,位于所述半导体衬底晶圆的中间区域所述沟槽的沿宽度方向的断面面积小于位于所述半导体衬底晶圆的边缘区域所述沟槽的沿宽度方向的断面面积。
步骤四、采用外延生长中在所述沟槽中填充第二导电类型外延层,由填充于所述沟槽中的所述第二导电类型外延层组成第二导电类型薄层,由各所述沟槽之间的所述第一导电类型外延层组成第一导电类型薄层,由所述第一导电类型薄层和所述第二导电类型薄层交替排列组成超级结。
各所述沟槽中填充的所述第二导电类型外延层的掺杂浓度根据所述沟槽的位置进行设定,设定方法为:
结合所述半导体衬底晶圆的中间区域的所述沟槽中填充的所述第二导电类型外延层的掺杂浓度和反向击穿电压的第一关系曲线对位于所述半导体衬底晶圆的中间区域的所述沟槽中填充的所述第二导电类型外延层的掺杂浓度进行设置,使位于所述半导体衬底晶圆的中间区域的超级结的反向击穿电压向第一关系曲线中的最大值趋近。
结合所述半导体衬底晶圆的边缘区域的所述沟槽中填充的所述第二导电类型外延层的掺杂浓度和反向击穿电压的第二关系曲线对位于所述半导体衬底晶圆的边缘区域的所述沟槽中填充的所述第二导电类型外延层的掺杂浓度进行设置,使位于所述半导体衬底晶圆的边缘区域的超级结的反向击穿电压向第二关系曲线中的最大值趋近。
进一步的改进是,所述半导体衬底晶圆为硅衬底晶圆,所述第一导电类型外延层为第一导电类型硅外延层,所述第二导电类型外延层为第二导电类型硅外延层。
进一步的改进是,步骤二包括如下分步骤:
步骤21、在所述第一导电类型外延层表面形成硬质掩模层。
步骤22、在所述硬质掩模层表面涂布光刻胶,进行光刻工艺将所述沟槽形成区域打开。
步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀,该刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除、所述沟槽外的所述硬质掩模层保留。
步骤24、去除所述光刻胶,由所述硬质掩模层将所述沟槽形成区域打开。
进一步的改进是,所述硬质掩模层由依次形成于所述第一导电类型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。
进一步的改进是,所述第一氧化层为热氧化层,厚度为100埃米~2000埃米;所述第二氮化硅层的厚度为100埃米~1500埃米;所述第三氧化层的厚度为0.5微米~3微米。
进一步的改进是,各所述沟槽中填充的所述第二导电类型外延层的掺杂通过在位掺杂实现或者通过外延后离子注入掺杂实现。
进一步的改进是,通过在位掺杂调节各所述沟槽中填充的所述第二导电类型外延层的掺杂浓度时,通过调节通向掺杂区域的掺杂气体流量调节掺杂区域的掺杂浓度。
进一步的改进是,通过外延后离子注入掺杂调节各所述沟槽中填充的所述第二导电类型外延层的掺杂浓度时,采用光刻定义出不同的掺杂区域,分别采用不同剂量的离子注入实现对各掺杂区域的掺杂浓度的调节。
进一步的改进是,第一导电类型为N型,第二导电类型为P型;所述半导体衬底晶圆为N型重掺杂。
进一步的改进是,第一导电类型为P型,第二导电类型为N型。
本发明针对采用相同尺寸的图形定义晶圆的中间区域和边缘区域的沟槽图形之后,在沟槽刻蚀后会使中间区域和边缘区域的沟槽的断面结构不同的特点,由于断面结构不同的沟槽在填充外延层形成超级结后,超级结的掺杂浓度和反向击穿电压的关系曲线会有区别,本发明正是利用这种区别来根据中间区域和边缘区域各自的超级结的掺杂浓度和反向击穿电压的关系曲线来分别设定中间区域和边缘区域的沟槽中外延层的掺杂浓度,并使得中间区域和边缘区域的超级结的反向击穿电压分别向各自关系曲线中的最大值趋近,从而能提高同一晶圆上的超级结器件的反向击穿电压的面内均匀性,以及能保证同一晶圆上的超级结器件的反向击穿电压的面内均匀性较好的条件下使超级结器的反向击穿电压提高。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1A是现有沟槽型超级结的制造方法形成位于晶圆的边缘区域超级结的断面结构示意图;
图1B是现有沟槽型超级结的制造方法形成的位于晶圆的中间区域超级结的断面结构示意图;
图2是现有沟槽型超级结的制造方法形成的位于晶圆的边缘区域和中间区域的超级结反向击穿电压和掺杂浓度的关系曲线;
图3是本发明实施例方法流程图
图4A是本发明实施例方法形成的位于晶圆的边缘区域超级结的断面结构示意图;
图4B是本发明实施例方法形成的位于晶圆的中间区域超级结的断面结构示意图。
具体实施方式
如图1A所示,是现有沟槽型超级结的制造方法形成位于晶圆的边缘区域超级结的结构示意图;如图1B所示,是现有沟槽型超级结的制造方法形成的位于晶圆的中间区域超级结的结构示意图;现有沟槽型超级结的制造方法包括如下步骤:
步骤一、提供一半导体衬底晶圆101,在所述半导体衬底晶圆101表面形成有第一导电类型外延层102,下面以N型外延层102为例进行说明;
步骤二、采用光刻工艺定义出沟槽形成区域并将所述沟槽形成区域打开;现有方法中,并未对半导体衬底晶圆101不同位置上的沟槽的尺寸进行特别设定,而是将半导体衬底晶圆101不同位置上的沟槽的宽度都设置为相同。
步骤三、对打开区域即沟槽形成区域的N型外延层102进行刻蚀形成沟槽。由于刻蚀工艺的特殊性,对N型外延层102进行刻蚀时,对半导体衬底晶圆101的中间区域和边缘区域的刻蚀参数如刻蚀角度会有一定的差异,使最后在晶圆不同区域形成的沟槽的断面结构即剖面结构会有差异,现说明如下:
比较图1A所示的沟槽103a和图1B所示的沟槽103b,沟槽103a的侧面比103b的侧面更直一些。沟槽103a和103b的顶部宽度都为d101,这个d101的值是由步骤二中的光刻工艺定义的;沟槽103a的底部宽度d102会大于沟槽103b的底部宽度d103,这是由步骤三的刻蚀工艺的本身特性决定的。可以看出,沟槽103a的断面面积会比沟槽103b的断面面积大。
步骤四、采用外延生长中在所述沟槽中填充第二导电类型外延层即P型外延层,图1A中显示在沟槽103a中填充的P型外延层用104a表示,图1B中显示在沟槽103b中填充的P型外延层用104b表示,但是实际上P型外延层104a和104b是采用相同的工艺同时形成的。
由于超级结是利用P型薄层和N型薄层完成匹配形成的耗尽层来支持反向耐压,超级结器件的反向击穿电压受沟槽的形貌影响非常大。而由上述现有方法可知,由于刻蚀工艺本身的特点会造成的晶圆中央区域和边缘区域的沟槽的断面结构具有差异,该差异很难通过对刻蚀工艺本身的改进来改善,故现有方法形成的沟槽反向击穿电压的面内均匀性非常差,现说明如下:
如图2是现有沟槽型超级结的制造方法形成的位于晶圆的边缘区域和中间区域的超级结反向击穿电压和掺杂浓度的关系曲线;其中曲线201对应于图1A所示的位于晶圆的边缘区域超级结的反向击穿电压和掺杂浓度的关系曲线,曲线202对应于图1B所示的位于晶圆的中间区域超级结的反向击穿电压和掺杂浓度的关系曲线,横坐标为掺杂浓度,单位为×1015cm-3;纵坐标为反向击穿电压,单位为V。虚线框203a所示区域对应于晶圆的边缘区域超级结的反向击穿电压取最大值时对应的掺杂范围,虚线框203b所示区域对应于晶圆的中间区域超级结的反向击穿电压取最大值时对应的掺杂范围,可知虚线框203a和203b的掺杂浓度范围相差较大,当掺杂浓度取虚线框203a所对应的值时,晶圆的中间区域超级结的反向击穿电压会降的很低;而当掺杂浓度取虚线框203b所对应的值时,晶圆的边缘区域超级结的反向击穿电压会降的很低,这两种情况都会使得反向击穿电压的面内均匀性变差。虚线框203c所示区域中,晶圆的边缘区域和中间区域的超级结的反向击穿电压虽然接近,能够使反向击穿电压的面内均匀性变好,但是却会使晶圆的边缘区域和中间区域的超级结的反向击穿电压的取值都较小。现有方法形成的超级结的反向击穿电压的面内均匀性和取值具有矛盾的关系,无法在取得较大的反向击穿电压的条件下提高反向击穿电压的面内均匀性。
如图3所示,是本发明实施例方法流程图;如图4A所示,是本发明实施例方法形成的位于晶圆的边缘区域超级结的断面结构示意图;如图4B所示,是本发明实施例方法形成的位于晶圆的中间区域超级结的断面结构示意图;本发明实施例沟槽型超级结的制造方法包括如下步骤:
步骤一、提供一半导体衬底晶圆1,在所述半导体衬底晶圆1表面形成有第一导电类型外延层2。较佳为,所述半导体衬底晶圆1为硅衬底晶圆,所述第一导电类型外延层2为第一导电类型硅外延层,所述第二导电类型外延层为第二导电类型硅外延层。
步骤二、采用光刻工艺定义出沟槽形成区域并将所述沟槽形成区域打开;后续形成的各沟槽的顶部宽度由所述光刻工艺设定且所述光刻工艺将各所述沟槽的顶部宽度的大小设定为相同,如图4A所示的沟槽3a和图4B所示的沟槽3b的顶部宽度都设定为d1。
本发明实施例中,步骤二包括如下分步骤:
步骤21、在所述第一导电类型外延层2表面形成硬质掩模层。所述硬质掩模层由依次形成于所述第一导电类型外延层2表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。所述第一氧化层为热氧化层,厚度为100埃米~2000埃米;所述第二氮化硅层的厚度为100埃米~1500埃米;所述第三氧化层的厚度为0.5微米~3微米。
步骤22、在所述硬质掩模层表面涂布光刻胶,进行光刻工艺将所述沟槽形成区域打开。
步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀,该刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除、所述沟槽外的所述硬质掩模层保留。
步骤24、去除所述光刻胶,由所述硬质掩模层将所述沟槽形成区域打开。
步骤三、对打开后的所述沟槽形成区域的所述第一导电类型外延层2进行刻蚀形成所述沟槽。
刻蚀后,位于所述半导体衬底晶圆1的中间区域所述沟槽即图4B所示的沟槽3b的侧面比位于所述半导体衬底晶圆1的边缘区域所述沟槽即图4A所示的沟槽3a的侧面更倾斜,位于所述半导体衬底晶圆1的中间区域所述沟槽3b的的底部宽度d3小于位于所述半导体衬底晶圆1的边缘区域所述沟槽的底部宽度d2,位于所述半导体衬底晶圆1的中间区域所述沟槽的沿宽度方向的断面面积小于位于所述半导体衬底晶圆1的边缘区域所述沟槽的沿宽度方向的断面面积。
步骤四、采用外延生长中在所述沟槽中填充第二导电类型外延层,图4A中,填充于所述沟槽3a中的所述第二导电类型外延层用标记4a表示;图4B中,填充于所述沟槽3b中的所述第二导电类型外延层用标记4b表示。
由填充于所述沟槽中的所述第二导电类型外延层组成第二导电类型薄层,由各所述沟槽之间的所述第一导电类型外延层2组成第一导电类型薄层,由所述第一导电类型薄层和所述第二导电类型薄层交替排列组成超级结。
各所述沟槽中填充的所述第二导电类型外延层的掺杂浓度根据所述沟槽的位置进行设定,设定方法为:
结合所述半导体衬底晶圆1的中间区域的所述沟槽3b中填充的所述第二导电类型外延层4b的掺杂浓度和反向击穿电压的第一关系曲线对位于所述半导体衬底晶圆1的中间区域的所述沟槽3b中填充的所述第二导电类型外延层4b的掺杂浓度进行设置,使位于所述半导体衬底晶圆1的中间区域的超级结的反向击穿电压向第一关系曲线中的最大值趋近。请参考图2所示,其中曲线203即对应于第一关系曲线,虚线框203b所示区域对应于晶圆的中间区域超级结的反向击穿电压取最大值时对应的掺杂范围,所以本发明实施例中需要将所述第二导电类型外延层4b的掺杂浓度的掺杂浓度范围设定在虚线框203b所示区域对应的掺杂浓度范围,且越向虚线框203b中的顶点靠近越好。
结合所述半导体衬底晶圆1的边缘区域的所述沟槽3a中填充的所述第二导电类型外延层4a的掺杂浓度和反向击穿电压的第二关系曲线对位于所述半导体衬底晶圆1的边缘区域的所述沟槽3a中填充的所述第二导电类型外延层4a的掺杂浓度进行设置,使位于所述半导体衬底晶圆1的边缘区域的超级结的反向击穿电压向第二关系曲线中的最大值趋近。请参考图2所示,其中曲线202即对应于第二关系曲线,虚线框203a所示区域对应于晶圆的边缘区域超级结的反向击穿电压取最大值时对应的掺杂范围,所以本发明实施例中需要将所述第二导电类型外延层4a的掺杂浓度的掺杂浓度范围设定在虚线框203a所示区域对应的掺杂浓度范围,且越向虚线框203a中的顶点靠近越好。
由上可知,本发明实施例中通过对所述第二导电类型外延层4a和4b的掺杂浓度分别进行设定,且掺杂浓度根据各自的关系曲线进行设定,能够使得中间区域和边缘区域的超级结的反向击穿电压分别向各自关系曲线中的最大值趋近,从而能提高同一晶圆上的超级结器件的反向击穿电压的面内均匀性,以及能保证同一晶圆上的超级结器件的反向击穿电压的面内均匀性较好的条件下使超级结器的反向击穿电压提高。
本发明实施例中,各所述沟槽中填充的所述第二导电类型外延层的掺杂通过在位掺杂实现或者通过外延后离子注入掺杂实现。通过在位掺杂调节各所述沟槽中填充的所述第二导电类型外延层的掺杂浓度时,通过调节通向掺杂区域的掺杂气体流量调节掺杂区域的掺杂浓度。通过外延后离子注入掺杂调节各所述沟槽中填充的所述第二导电类型外延层的掺杂浓度时,采用光刻定义出不同的掺杂区域,分别采用不同剂量的离子注入实现对各掺杂区域的掺杂浓度的调节。
本发明实施例中,第一导电类型为N型,第二导电类型为P型;所述半导体衬底晶圆1为N型重掺杂。在其它实施例中,也能为:第一导电类型为P型,第二导电类型为N型。
以上通过具体实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。
Claims (10)
1.一种沟槽型超级结的制造方法,其特征在于,包括如下步骤:
步骤一、提供一半导体衬底晶圆,在所述半导体衬底晶圆表面形成有第一导电类型外延层;
步骤二、采用光刻工艺定义出沟槽形成区域并将所述沟槽形成区域打开;后续形成的各沟槽的顶部宽度由所述光刻工艺设定且所述光刻工艺将各所述沟槽的顶部宽度的大小设定为相同;
步骤三、对打开后的所述沟槽形成区域的所述第一导电类型外延层进行刻蚀形成所述沟槽;
刻蚀后,位于所述半导体衬底晶圆的中间区域所述沟槽的侧面比位于所述半导体衬底晶圆的边缘区域所述沟槽的侧面更倾斜,位于所述半导体衬底晶圆的中间区域所述沟槽的底部宽度小于位于所述半导体衬底晶圆的边缘区域所述沟槽的底部宽度,位于所述半导体衬底晶圆的中间区域所述沟槽的沿宽度方向的断面面积小于位于所述半导体衬底晶圆的边缘区域所述沟槽的沿宽度方向的断面面积;
步骤四、采用外延生长中在所述沟槽中填充第二导电类型外延层,由填充于所述沟槽中的所述第二导电类型外延层组成第二导电类型薄层,由各所述沟槽之间的所述第一导电类型外延层组成第一导电类型薄层,由所述第一导电类型薄层和所述第二导电类型薄层交替排列组成超级结;
各所述沟槽中填充的所述第二导电类型外延层的掺杂浓度根据所述沟槽的位置进行设定,设定方法为:
结合所述半导体衬底晶圆的中间区域的所述沟槽中填充的所述第二导电类型外延层的掺杂浓度和反向击穿电压的第一关系曲线对位于所述半导体衬底晶圆的中间区域的所述沟槽中填充的所述第二导电类型外延层的掺杂浓度进行设置,使位于所述半导体衬底晶圆的中间区域的超级结的反向击穿电压向第一关系曲线中的最大值趋近;
结合所述半导体衬底晶圆的边缘区域的所述沟槽中填充的所述第二导电类型外延层的掺杂浓度和反向击穿电压的第二关系曲线对位于所述半导体衬底晶圆的边缘区域的所述沟槽中填充的所述第二导电类型外延层的掺杂浓度进行设置,使位于所述半导体衬底晶圆的边缘区域的超级结的反向击穿电压向第二关系曲线中的最大值趋近。
2.如权利要求1所述的沟槽型超级结的制造方法,其特征在于:所述半导体衬底晶圆为硅衬底晶圆,所述第一导电类型外延层为第一导电类型硅外延层,所述第二导电类型外延层为第二导电类型硅外延层。
3.如权利要求1或2所述的沟槽型超级结的制造方法,其特征在于:步骤二包括如下分步骤:
步骤21、在所述第一导电类型外延层表面形成硬质掩模层;
步骤22、在所述硬质掩模层表面涂布光刻胶,进行光刻工艺将所述沟槽形成区域打开;
步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀,该刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除、所述沟槽外的所述硬质掩模层保留;
步骤24、去除所述光刻胶,由所述硬质掩模层将所述沟槽形成区域打开。
4.如权利要求3所述的沟槽型超级结的制造方法,其特征在于:所述硬质掩模层由依次形成于所述第一导电类型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。
5.如权利要求4所述的沟槽型超级结的制造方法,其特征在于:所述第一氧化层为热氧化层,厚度为100埃米~2000埃米;所述第二氮化硅层的厚度为100埃米~1500埃米;所述第三氧化层的厚度为0.5微米~3微米。
6.如权利要求1所述的沟槽型超级结的制造方法,其特征在于:各所述沟槽中填充的所述第二导电类型外延层的掺杂通过在位掺杂实现或者通过外延后离子注入掺杂实现。
7.如权利要求6所述的沟槽型超级结的制造方法,其特征在于:通过在位掺杂调节各所述沟槽中填充的所述第二导电类型外延层的掺杂浓度时,通过调节通向掺杂区域的掺杂气体流量调节掺杂区域的掺杂浓度。
8.如权利要求6所述的沟槽型超级结的制造方法,其特征在于:通过外延后离子注入掺杂调节各所述沟槽中填充的所述第二导电类型外延层的掺杂浓度时,采用光刻定义出不同的掺杂区域,分别采用不同剂量的离子注入实现对各掺杂区域的掺杂浓度的调节。
9.如权利要求1所述的沟槽型超级结的制造方法,其特征在于:第一导电类型为N型,第二导电类型为P型;所述半导体衬底晶圆为N型重掺杂。
10.如权利要求1所述的沟槽型超级结的制造方法,其特征在于:第一导电类型为P型,第二导电类型为N型。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610065796.8A CN105679660B (zh) | 2016-01-29 | 2016-01-29 | 沟槽型超级结的制造方法 |
Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
---|---|
CN105679660A CN105679660A (zh) | 2016-06-15 |
CN105679660B true CN105679660B (zh) | 2018-04-17 |
Family
ID=56302988
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
CN (1) | CN105679660B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112002750B (zh) * | 2020-08-26 | 2024-01-23 | 上海华虹宏力半导体制造有限公司 | 超级结及其制造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102194700A (zh) * | 2010-03-15 | 2011-09-21 | 富士电机***株式会社 | 超级结半导体器件的制造方法 |
CN102460652A (zh) * | 2009-05-12 | 2012-05-16 | 克里公司 | 用于碳化硅器件的扩散结终端结构及制造并入其的碳化硅器件的方法 |
CN103928291A (zh) * | 2013-01-11 | 2014-07-16 | 无锡华润上华科技有限公司 | 半导体面电阻均匀性的改善方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4840738B2 (ja) * | 2005-03-15 | 2011-12-21 | 株式会社デンソー | 半導体装置とその製造方法 |
JP4620075B2 (ja) * | 2007-04-03 | 2011-01-26 | 株式会社東芝 | 電力用半導体素子 |
JP5072435B2 (ja) * | 2007-05-21 | 2012-11-14 | 東レ株式会社 | 導電性薄膜付きフィルムおよびその製造方法 |
-
2016
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102460652A (zh) * | 2009-05-12 | 2012-05-16 | 克里公司 | 用于碳化硅器件的扩散结终端结构及制造并入其的碳化硅器件的方法 |
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CN103928291A (zh) * | 2013-01-11 | 2014-07-16 | 无锡华润上华科技有限公司 | 半导体面电阻均匀性的改善方法 |
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Publication number | Publication date |
---|---|
CN105679660A (zh) | 2016-06-15 |
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