CN105655262A - 半导体整流元件的封装结构及封装方法 - Google Patents

半导体整流元件的封装结构及封装方法 Download PDF

Info

Publication number
CN105655262A
CN105655262A CN201610215020.XA CN201610215020A CN105655262A CN 105655262 A CN105655262 A CN 105655262A CN 201610215020 A CN201610215020 A CN 201610215020A CN 105655262 A CN105655262 A CN 105655262A
Authority
CN
China
Prior art keywords
layer
insulation layer
line
chip unit
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610215020.XA
Other languages
English (en)
Inventor
马抗震
哈鸣
刘欣伦
谷春垒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Union Electronics (china) Co Ltd
Original Assignee
Union Electronics (china) Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Union Electronics (china) Co Ltd filed Critical Union Electronics (china) Co Ltd
Priority to CN201610215020.XA priority Critical patent/CN105655262A/zh
Publication of CN105655262A publication Critical patent/CN105655262A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Rectifiers (AREA)

Abstract

本发明揭示了一种半导体整流元件的封装结构及封装方法，所述封装结构包括：芯片单元，包括若干用于进行整流的整流芯片；导体单元，包括位于芯片单元下方且与芯片单元电性连接的第一线路层、位于芯片单元上方且与芯片单元电性连接的第二线路层、以及电性连接第一线路层和第二线路层的导电柱；绝缘单元，包括包覆第一线路层的第一绝缘层、包覆第二线路层的第二绝缘层、以及填充于第一绝缘层和第二绝缘层之间未被芯片单元和导体单元占据的第三绝缘层。本发明使用线路层替代传统封装结构中的导线架，封装结构可靠性高、成本低，且封装方法简单，易于生产制造；封装结构实现了器件功能模块化，且能够实现封装结构的微型化。

Description

半导体整流元件的封装结构及封装方法
技术领域
本发明属于半导体封装技术领域，具体涉及一种半导体整流元件的封装结构及封装方法。
背景技术
传统半导体芯片是以导线架(LeadFrame)作为芯片承载件以形成一半导体封装件。该导线架包括一芯片座及形成在该芯片座周围的多条管脚，待半导体芯片粘接至芯片座上并以焊线电性连接该芯片与管脚后，经由一封装树脂包覆该芯片、芯片座、焊线以及管脚的内段，从而形成该具导线架的半导体封装件。
以导线架作为芯片承载件的半导体封件的形态及种类繁多，如QFP半导体封装件(QuadFlatPackage)、QFN(Quad-FlatNon-leaded)半导体封装件、SOP半导体封装件(SmallOutlinePackage)或DIP半导体封装件(Dualin-linePackage)等，为提高半导体封装件的散热效率与兼顾芯片尺寸封装(ChipScalePackage，CSP)的小尺寸要求，目前多以芯片座底部外露的QFN半导体封装件或露垫式(ExposedPad)半导体封装件为封装主流。
然而以导线架封装半导体整流元件的封装结构，其封装材料与导线架部分容易脱离使得封装材料松动，工艺可靠性较低，成本较高；另外，以导线架封装的封装结构无法实现功能模块化，集成度较低，很难用于微型器件中。
发明内容
本发明的目的在于提供一种半导体整流元件的封装结构及封装方法，其封装结构可靠性高、成本低，能够实现封装结构的微型化。
为了实现上述目的，本发明实施例提供的技术方案如下：
一种半导体整流元件的封装结构，所述封装结构包括：
芯片单元，包括若干用于进行整流的整流芯片；
导体单元，包括位于芯片单元下方且与芯片单元电性连接的第一线路层、位于芯片单元上方且与芯片单元电性连接的第二线路层、以及电性连接第一线路层和第二线路层的导电柱；
绝缘单元，包括包覆第一线路层的第一绝缘层、包覆第二线路层的第二绝缘层、以及填充于第一绝缘层和第二绝缘层之间未被芯片单元和导体单元占据的第三绝缘层。
作为本发明的进一步改进，所述整流芯片为整流二极管。
作为本发明的进一步改进，作为本发明的进一步改进，芯片单元还包括若干用于保护整流芯片的保护芯片。
作为本发明的进一步改进，所述保护芯片包括输入端双向瞬态抑制管和/或输出端双向瞬态抑制管。
作为本发明的进一步改进，所述封装结构包括多个阵列排布的导电柱，至少部分导电柱电性与第一线路层和第二线路层电性连接。
作为本发明的进一步改进，所述第一线路层包括若干分离设置的第一线路，第二线路层包括若干分离设置的第二线路，每个第一线路与且仅与一个导电柱电性连接，每个第二线路与且仅与一个导电柱电性连接。
作为本发明的进一步改进，所述导电柱贯穿第一绝缘层和第二绝缘层设置，所述导体单元还包括设于第一绝缘层或第二绝缘层的表面且与导电柱电性连接的焊接部。
相应地，一种半导体整流元件的封装方法，所述封装方法包括：
提供第一导电层，在第一导电层上焊接芯片单元，并在芯片单元上焊接第二导电层；
在第一导电层和第二导电层之间灌胶，形成第三绝缘层；
对第一导电层和第二导电层分别进行蚀刻，形成第一线路层和第二线路层；
在第一线路层和第二线路层表面分别封装形成第一绝缘层和第二绝缘层；
制作贯穿第一绝缘层和第二绝缘层的通孔，并在通孔内形成电性导通第一线路层和第二线路层的导电柱。
作为本发明的进一步改进，所述封装方法还包括：
在第一绝缘层或第二绝缘层表面制作与导电柱电性连接的焊接部。
作为本发明的进一步改进，所述第一线路层和第二线路层为铜箔，芯片单元与第一线路层或第二线路层通过焊料进行焊接。
与现有技术相比，本发明具有以下有益效果：
使用线路层替代传统封装结构中的导线架，封装结构可靠性高、成本低，且封装方法简单，易于生产制造；
封装结构实现了器件功能模块化，且能够实现封装结构的微型化。
附图说明
图1是本发明一具体实施方式中半导体整流元件的封装结构的立体结构示意图；
图2是本发明一具体实施方式中半导体整流元件的封装结构的另一视角立体结构示意图；
图3是本发明一具体实施方式中半导体整流元件的封装结构的剖视结构示意图；
图4是本发明一具体实施方式中半导体整流元件的封装结构的爆照结构示意图；
图5是本发明一具体实施方式中半导体整流元件的封装结构的另一视角爆照结构示意图；
图6是本发明现有技术中桥式整流电路的电路图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
应当理解的是尽管术语第一、第二等在本文中可以被用于描述各种元件或结构，但是这些被描述对象不应受到这些术语的限制。这些术语仅用于将这些描述对象彼此区分开。例如，第一线路层可以被称为第二线路层，并且类似地第二线路层也可以被称为第一线路层，这并不背离本发明的保护范围。
参图1-图3所示，在本发明的一具体实施方式中，半导体整流元件的封装结构包括：
芯片单元10，包括若干用于进行整流的整流芯片；
导体单元20，包括位于芯片单元10下方且与芯片单元10电性连接的第一线路层21、位于芯片单元10上方且与芯片单元10电性连接的第二线路层22、以及电性连接第一线路层21和第二线路层22的导电柱23；
绝缘单元30，包括包覆第一线路层21的第一绝缘层31、包覆第二线路层22的第二绝缘层32、以及填充于第一绝缘层31和第二绝缘层32之间未被芯片单元10和导体单元20占据的第三绝缘层33。
进一步地，本实施方式中导电柱23贯穿第一绝缘层31和第二绝缘层32设置，导体单元20还包括设于第一绝缘层31表面且与导电柱23电性连接的焊接部24。
以下结合图1-图5，对本实施方式中半导体整流元件的封装结构作详细说明。
本实施方式中封装结构为保护型桥式整流电路的封装结构，整流电路(rectifyingcircuit)为把交流电能转换为直流电能的电路。参图6所示，大多数桥式整流电路由变压模块A、桥式整流模块B和滤波模块C等组成，滤波模块的终端连接终端负载D。这种电路，由一个交流电变压器(包括原边绕组、副边绕组以及铁芯)和两个桥臂(包括两对整流二极管)组成，可以实现全波整流，同时在一定程度上克服了半波整流的缺点。保护型桥式整流电路包括交流电变压器、整流二极管D1，D2，D3，D4、输入端双向瞬态抑制管D5、输出端双向瞬态抑制管D6及滤波元件(滤波器等)。
其中，交流输入端包括输入交流正极a和输入交流负极b，直流输出端包括输出直流正极c和输出直流负极d，整流二极管D1，D2，D3，D4，设于交流输入端与直流输出端之间，输入端双向瞬态抑制管D5集成在输入交流正极a和输入交流负极b之间，输出端双向瞬态抑制管D6集成在输出直流正极c和输出直流负极d之间。
参图4、图5所示，对应于上述保护型桥式整流电路，本实施方式中的芯片单元10包括第一整流芯片11、第二整流芯片12、第三整流芯片13、第四整流芯片14、第一保护芯片15及第二保护芯片16共6个芯片，其中，第一整流芯片11、第二整流芯片12、第三整流芯片13、第四整流芯片14为整流二极管，两对整流二极管形成两个桥臂，第一保护芯片15和第二保护芯片16分别为输入端双向瞬态抑制管D5和输出端双向瞬态抑制管D6。
对应于上述芯片单元10的排列结构，以下对本实施方式中的第一线路层21和第二线路层22进行详细说明。
第一线路层21包括相互绝缘的第一线路211、第二线路212和第三线路213，第二线路22层包括相互绝缘的第四线路221、第五线路222和第六线路223，其中：
第一整流芯片11的下表面和上表面分别与第一线路211和第四线路221电性连接；
第二整流芯片12的下表面和上表面分别与第二线路212和第四线路221电性连接；
第三整流芯片13的下表面和上表面分别与第二线路212和第五线路222电性连接；
第四整流芯片14的下表面和上表面分别与第一线路211和第五线路222电性连接；
第一保护芯片15的下表面和上表面分别与第一线路211和第六线路223电性连接；
第二保护芯片16的下表面和上表面分别与第三线路213和第四线路221电性连接。
进一步地，本实施方式中通过四个导电柱电性连接第一线路层21和第二线路层22，具体地，导电柱23包括：
第一导电柱231，与第一线路层21中的第一线路211电性连接；
第二导电柱232，与第一线路层21中的第二线路212和第二线路层22中的第六线路223电性连接；
第三导电柱233，与第一线路层21中的第三线路213和第二线路层22中的第五线路222电性连接；
第四导电柱234，与第二线路层22中的第四线路221电性连接。
通过上述芯片排布、线路层及导电柱的设置，即可实现保护型桥式整流电路，第一导电柱231和第二导电柱232作为交流输入端，相当于图6中的输入交流正极a和输入交流负极b，第三导电柱233和第四导电柱234作为直流输出端，相当于图6中的输出直流正极c和输出直流负极d。
应当理解的是，本实施方式中芯片单元10以4个整流二极管和2个双向瞬态抑制管的桥式整流电路为例进行说明，在其他实施方式中也可以为其他形式的整流电路，其排列方式并不限于本实施方式中的排列方式。同时，线路层和导电柱并不限于本实施方式中的第一线路层、第二线路层和导电柱的结构，也可以采用其他结构的等效线路层及导电柱。只需通过设计，将封装结构的等效电路等效于图6中的桥式整流模块，均可以达到本实施方式中的目的。
进一步地，在其他实施方式中，整流模块并不限于图6中桥式整流模块，还可以为其他整流模块，可采用其他数量的整流二极管及其他芯片，同时设置相应的线路层和/或导电柱，以形成其他结构的整流模块，此处不再一一举例进行说明。
本实施方式中的绝缘单元30包括包覆第一线路层21的第一绝缘层31、包覆第二线路层22的第二绝缘层32、以及填充于第一绝缘层31和第二绝缘层32之间未被芯片单元10和导体单元20占据的第三绝缘层33，以下结合图4、图5，对第一绝缘层31、第二绝缘层32和第三绝缘层33作详细说明。
第一绝缘层31，设置于第一线路层21的下方，其上表面形成有第一收容槽311，第一收容槽311的形状与第一线路层21对应设置，以收容第一线路层31，本实施方式中的第一收容槽311包括3个相互隔离的收容槽，分别对应收容第一线路211、第二线路212和第三线路213；
第二绝缘层32，设置于第二线路层22的上方，其下表面形成有第二收容槽321，第二收容槽321的形状与第二线路层22对应设置，以收容第二线路层32，本实施方式中的第二收容槽321包括3个相互隔离的收容槽，分别对应收容第四线路221、第五线路222和第六线路223；
第三绝缘层33，设置于第一线路层21和第二线路层22之间，第三绝缘层33中设有若干相互隔离的收容空间331，以收容芯片单元10，本实施方式中的第三绝缘层33中设有6个阵列排布的收容空间331，分别对应收容第一整流芯片11、第二整流芯片12、第三整流芯片13、第四整流芯片14、第一保护芯片15及第二保护芯片16。
当然，在其他实施方式中也可以仅设置其他数量的收容槽，分别对应收容第一线路层和第二线路层，收容第一线路层的收容槽可以设置在第一绝缘层的上表面和/或第三绝缘层的下表面，收容第二线路层的收容槽可以设置在第二绝缘层的下表面和/或第三绝缘层的上表面。
应当理解的是，当芯片单元中的芯片数量、芯片排布改变或第一线路层、第二线路层改变时，对应的第一收容槽、第二收容槽及收容空间也分别对应改变，并不限于本实施方式中的结构，第一收容槽、第二收容槽及收容空间的具体形状此处不再进行赘述。
本实施方式中，为了便于封装结构的输入和输出，在第一绝缘层31的下表面上对应设置有四个焊接部24（如焊盘等），分别为第一焊接部241、第二焊接部242、第三焊接部243和第四焊接部244，四个焊接部分别与第一导电柱231、第二导电柱232、第三导电柱233和第四导电柱234电性连接，第一焊接部241和第二焊接部242作为交流输入端，第三焊接部243和第四焊接部244作为直流输出端。
当然，在其他实施方式中，焊接部也可以设置于第二绝缘层32的上表面，焊接部的数量及位置与本实施方式中类似，此处不再进行赘述。
相应地，上述实施方式中半导体整流元件的封装方法，包括以下步骤：
提供第一导电层（如铜箔等），在第一导电层上焊接芯片单元，并在芯片单元上点焊料（如锡膏等），焊接第二导电层（如铜箔等）；
在第一导电层和第二导电层之间灌注黑胶，形成第三绝缘层33；
对第一导电层和第二导电层分别进行蚀刻，形成第一线路层21和第二线路层22；
在第一线路层21和第二线路层22表面分别封装形成第一绝缘层31和第二绝缘层32；
制作贯穿第一绝缘层31和第二绝缘层32的通孔，并在通孔内形成电性导通第一线路层21和第二线路层22的导电柱23；
最后在第一绝缘层31的下表面制作与导电柱23电性连接的焊接部24。
其中，第一线路层21、第二线路层22、导电柱23、焊接部24、第一绝缘层31、第二绝缘层32、第三绝缘层33的形状及位置参上述实施方式，此处不再进行赘述。
由以上技术方案可以看出，本发明具有以下有益效果：
使用线路层替代传统封装结构中的导线架，封装结构可靠性高、成本低，且封装方法简单，易于生产制造；
封装结构实现了器件功能模块化，且能够实现封装结构的微型化。
本发明的封装结构及封装方法能够广泛应用于电子设备如PC及移动电话等的电源模块、公用或家用电器设施的电源模块、车用设备电源模块、信号处理领域的相关模块等。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体整流元件的封装结构，其特征在于，所述封装结构包括：
芯片单元，包括若干用于进行整流的整流芯片；
导体单元，包括位于芯片单元下方且与芯片单元电性连接的第一线路层、位于芯片单元上方且与芯片单元电性连接的第二线路层、以及电性连接第一线路层和第二线路层的导电柱；
绝缘单元，包括包覆第一线路层的第一绝缘层、包覆第二线路层的第二绝缘层、以及填充于第一绝缘层和第二绝缘层之间未被芯片单元和导体单元占据的第三绝缘层。
2.根据权利要求1所述的半导体整流元件的封装结构，其特征在于，所述整流芯片为整流二极管。
3.根据权利要求1所述的半导体整流元件的封装结构，其特征在于，所述芯片单元还包括若干用于保护整流芯片的保护芯片。
4.根据权利要求3所述的半导体整流元件的封装结构，其特征在于，所述保护芯片包括输入端双向瞬态抑制管和/或输出端双向瞬态抑制管。
5.根据权利要求1所述的半导体整流元件的封装结构，其特征在于，所述封装结构包括多个阵列排布的导电柱，至少部分导电柱电性与第一线路层和第二线路层电性连接。
6.根据权利要求5所述的半导体整流元件的封装结构，其特征在于，所述第一线路层包括若干分离设置的第一线路，第二线路层包括若干分离设置的第二线路，每个第一线路与且仅与一个导电柱电性连接，每个第二线路与且仅与一个导电柱电性连接。
7.根据权利要求1所述的半导体整流元件的封装结构，其特征在于，所述导电柱贯穿第一绝缘层和第二绝缘层设置，所述导体单元还包括设于第一绝缘层或第二绝缘层的表面且与导电柱电性连接的焊接部。
8.一种半导体整流元件的封装方法，其特征在于，所述封装方法包括：
提供第一导电层，在第一导电层上焊接芯片单元，并在芯片单元上焊接第二导电层；
在第一导电层和第二导电层之间灌胶，形成第三绝缘层；
对第一导电层和第二导电层分别进行蚀刻，形成第一线路层和第二线路层；
在第一线路层和第二线路层表面分别封装形成第一绝缘层和第二绝缘层；
制作贯穿第一绝缘层和第二绝缘层的通孔，并在通孔内形成电性导通第一线路层和第二线路层的导电柱。
9.根据权利要求8所述的半导体整流元件的封装方法，其特征在于，所述封装方法还包括：
在第一绝缘层或第二绝缘层表面制作与导电柱电性连接的焊接部。
10.根据权利要求8所述的半导体整流元件的封装方法，其特征在于，所述第一线路层和第二线路层为铜箔，芯片单元与第一线路层或第二线路层通过焊料进行焊接。
CN201610215020.XA 2016-04-07 2016-04-07 半导体整流元件的封装结构及封装方法 Pending CN105655262A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610215020.XA CN105655262A (zh) 2016-04-07 2016-04-07 半导体整流元件的封装结构及封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610215020.XA CN105655262A (zh) 2016-04-07 2016-04-07 半导体整流元件的封装结构及封装方法

Publications (1)

Publication Number Publication Date
CN105655262A true CN105655262A (zh) 2016-06-08

Family

ID=56497125

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610215020.XA Pending CN105655262A (zh) 2016-04-07 2016-04-07 半导体整流元件的封装结构及封装方法

Country Status (1)

Country Link
CN (1) CN105655262A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112885786A (zh) * 2021-01-25 2021-06-01 互创(东莞)电子科技有限公司 一种肖特基整流管制造方法及肖特基整流管

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040109275A1 (en) * 2000-08-28 2004-06-10 Whitney Stephen J Integrated overvoltage and overcurrent device
CN1848308A (zh) * 2005-03-28 2006-10-18 泰科电子有限公司 具有pptc层之间的有源元件的表面安装多层电路保护装置
CN102201395A (zh) * 2010-03-25 2011-09-28 方伟光 具防突波功能的多层式半导体组件封装结构及其制作方法
CN102412358A (zh) * 2010-09-23 2012-04-11 展晶科技(深圳)有限公司 封装基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040109275A1 (en) * 2000-08-28 2004-06-10 Whitney Stephen J Integrated overvoltage and overcurrent device
CN1848308A (zh) * 2005-03-28 2006-10-18 泰科电子有限公司 具有pptc层之间的有源元件的表面安装多层电路保护装置
CN102201395A (zh) * 2010-03-25 2011-09-28 方伟光 具防突波功能的多层式半导体组件封装结构及其制作方法
CN102412358A (zh) * 2010-09-23 2012-04-11 展晶科技(深圳)有限公司 封装基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112885786A (zh) * 2021-01-25 2021-06-01 互创(东莞)电子科技有限公司 一种肖特基整流管制造方法及肖特基整流管

Similar Documents

Publication Publication Date Title
CN102709282B (zh) 多芯片封装结构、变换器模块及封装方法
CN104576579B (zh) 一种三维叠层封装结构及其封装方法
CN104779220A (zh) 一种芯片封装结构及其制造方法
CN101814485A (zh) 具有堆栈式电感和集成电路芯片的小型功率半导体封装及其生产方法
CN102693965B (zh) 封装堆迭结构
CN104617058A (zh) 用于功率变换器的封装结构及其制造方法
CN107680951A (zh) 一种多芯片叠层的封装结构及其封装方法
CN103050467A (zh) 封装结构及其制造方法
CN203721707U (zh) 芯片封装结构
CN103928447B (zh) 一种大功率全气密半导体模块封装结构
CN103311207A (zh) 堆叠式封装结构
CN102169873B (zh) 一种应用于功率切换器电路的半导体封装结构
CN107871734A (zh) 一种igbt模块
CN104733403B (zh) 晶圆级封装结构及制作方法
CN107507816A (zh) 扇出型晶圆级多层布线封装结构
CN201479030U (zh) 薄型三相桥式整流器
CN105655262A (zh) 半导体整流元件的封装结构及封装方法
CN102222660B (zh) 双引线框架多芯片共同封装体及其制造方法
CN208433405U (zh) 电路组件
CN104064612A (zh) 太阳能供电的ic芯片
CN108807306B (zh) 一种带输入保护的电源功率模块结构
CN107895720A (zh) 封装结构
CN208173578U (zh) 一种带输出保护的新型电源功率模块结构
CN208173579U (zh) 一种带输入保护的新型电源功率模块结构
CN203260633U (zh) 不用焊线的led封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20160608

WD01 Invention patent application deemed withdrawn after publication