CN105631085A - 集成电路设计的布局优化 - Google Patents
集成电路设计的布局优化 Download PDFInfo
- Publication number
- CN105631085A CN105631085A CN201510489551.3A CN201510489551A CN105631085A CN 105631085 A CN105631085 A CN 105631085A CN 201510489551 A CN201510489551 A CN 201510489551A CN 105631085 A CN105631085 A CN 105631085A
- Authority
- CN
- China
- Prior art keywords
- pattern
- constraint
- cutting
- cutting part
- exclusionary zone
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- General Engineering & Computer Science (AREA)
Abstract
一种方法包括接收目标图案,目标图案由主要图案、第一切割图案和第二切割图案限定,通过计算***检查目标图案以遵守第一约束,第一约束与第一切割图案相关,通过计算***检查目标图案以遵守第二约束,第二约束与第二切割图案相关,以及响应于确定在检查期间发现违犯第一约束或第二约束,通过计算***修改图案。本发明的实施例还涉及集成电路设计的布局优化。
Description
相关申请的交叉引用
本申请是2014年11月24日提交的美国申请第14/552,095号的部分继续申请案,美国申请第14/552,095号是2013年7月15日提交的标题为“LayoutOptimizationforIntegratedCircuitDesign”的美国申请第13/941,941号的分案申请,美国申请第13/941,941号要求2013年3月15日提交的标题为“LayoutOptimizationforIntegratedCircuitDesign”的美国临时申请第61/794,037号的权益,它们的全部内容结合于此作为参考。
技术领域
本发明的实施例涉及集成电路器件,更具体地,涉及集成电路设计的布局优化。
背景技术
多重图案化是用于光刻工艺的技术以允许更大的部件密度。当制造集成电路时,在半导体衬底内形成诸如金属线的各个部件。为了形成这些部件,光掩模用于在光刻胶层内形成图案。例如,去除了光刻胶层的区域将下面的衬底暴露于蚀刻工艺,该蚀刻工艺用于形成沟槽,随后将金属放置于沟槽中。
随着形成在光刻胶层内的图案变得越来越密集,由于与曝光光刻胶层的光源的分辨率相比,纳米范围内的部件相对较小,所以使用单个光掩模来在光刻胶层中形成图案变得困难。因此,多个掩模可以用于在图案内形成部件。具体地,多个掩模的每个用于在目标图案内产生不同的部件。
在一些情况下,切割图案与主要图案联合使用以形成目标图案。切割图案去除由主要图案形成的部件以实现期望的目标图案。使用这样的技术为光刻工艺提供特定的优势。例如,具有大工艺窗口是期望的。工艺窗口指的是仍将在光刻胶层内产生期望的部件的聚焦和曝光设置的范围。可以通过保持图案内的部件在密度上相对均匀来改进工艺窗口。这可能涉及在图案中或附近放置“伪”部件。伪部件是为了维持部件密度放置的额外部件,但是伪部件可能不在电路内提供任何功能,其中图案是为电路设计的。为了将伪部件与实部件分离并且产生期望的图案,使用切割掩模。
将切割部件放置在切割部件掩模内是重要的考虑因素。如果两个切割部件彼此太接近,则可能难以适当地形成切割部件。此外,切割部件可能不利地影响邻近的部件。因此,当为目标图案设计布局时,考虑切割部件的放置是有益的。
发明内容
本发明的实施例提供了一种方法,包括:接收目标图案,所述目标图案由主要图案、第一切割图案和第二切割图案限定;通过计算***检查所述目标图案以遵守第一约束,所述第一约束与所述第一切割图案相关;通过所述计算***检查所述目标图案以遵守第二约束,所述第二约束与所述第二切割图案相关;以及响应于确定在所述检查期间发现违犯所述第一约束或所述第二约束,通过所述计算***修改所述目标图案。
本发明的另一实施例提供了一种方法,包括:通过计算***接收目标图案;将所述目标图案分解成主要图案和原始切割图案,所述原始切割图案包括多个切割部件;通过所述计算***使约束与所述多个切割部件中的每个均相关;以及基于所述约束将所述原始切割图案分解成第一切割图案和第二切割图案,所述第一切割图案与第一掩模相关,并且所述第二切割图案与第二掩模相关。
本发明的又一实施例提供了一种方法,包括:接收目标图案;接收一组约束,所述一组约束与将所述目标图案分解成主要图案、第一切割图案和第二切割图案相关;通过计算***检查所述目标图案以遵守所述一组约束的第一约束,所述第一约束与所述第一切割图案相关;通过所述计算***检查所述目标图案以遵守所述一组约束的第二约束,所述第二约束与所述第二切割图案相关;以及响应于确定在所述检查期间发现违犯所述第一约束或所述第二约束,通过所述计算***修改所述目标图案。
附图说明
当结合附图进行阅读时,从以下详细描述可最佳理解本发明的各方面。应该注意,根据工业中的标准实践,各个部件未按比例绘制。实际上,为了清楚的讨论,各个部件的尺寸可以任意地增大或减小。
图1是根据本文中描述的原理的一个实例的示出分配给切割部件的示例性排除区域的图。
图2A是根据本文中描述的原理的一个实例的示出使用拐角来确定部件端部是否在排除区域内的示例性方法的图。
图2B是根据本文中描述的原理的一个实例的示出使用边缘来确定部件端部是否在排除区域内的示例性方法的图。
图3A是根据本文中描述的原理的一个实例的示出位于主要图案上方的示例性切割图案的图。
图3B是根据本文中描述的原理的一个实例的示出由主要图案和切割图案形成的示例性目标图案的图。
图4是根据本文中描述的原理的一个实例的示出用于布置图案的示例性计算***的图。
图5是根据本文中描述的原理的一个实例的示出用于调整图案布局从而使得部件端部不定位在排除区域内的示例性方法的流程图。
图6是根据本文中描述的原理的一个实例的示出用于布置图案从而使得部件端部不定位在排除区域内的示例性方法的流程图。
图7A至图7C是根据本文中描述的原理的一个实例的示出在不同切割部件掩模上放置切割部件的图。
图8是根据本文中描述的原理的一个实例的示出位于不同切割部件掩模上的示例性排除区域的图。
图9是根据本文中描述的原理的一个实例的示出用于优化多个图案中的切割部件的布局的示例性方法的流程图。
具体实施方式
应该理解,以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然,这些仅仅是实例,而不旨在限制本发明。此外,在以下描述中,在第二工艺之前实施第一工艺可以包括在第一工艺之后立即实施第二工艺的实施例,并且也可以包括在第一工艺和第二工艺之间可以实施额外的工艺的实施例。为了简化和清楚的目的,可以以不同比例任意绘制各个部件。此外,在以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外的部件,从而使得第一部件和第二部件可以不直接接触的实施例。
而且,为便于描述,在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语,以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外,空间相对术语旨在包括器件在使用或操作中的不同方位。例如,如果图中的器件翻转,则描述为位于其他元件或部件“下方”或“之下”的元件将定向为位于其他元件或部件“之上”。因此,示例性术语“在…下方”可以包括之上和下方的定向。装置可以以其他方式定向(旋转90度或在其他方位上),而本文使用的空间相对描述符可以同样地作相应的解释。
图1是示出用于集成电路(IC)布局的示例性目标图案100的图。目标图案100包括多个目标部件102、106、108。例如,目标部件可以是金属线。由于目标图案将使用主要图案和切割图案的组合,所以假定将由切割部件110形成部件的端部。
该图也示出与部件102的端部相关的排除区域104。排除区域104限制附近的部件。具体地,部件106不被“允许”终止于排除区域104内。然而,只要部件108在排除区域104内不具有端部,排除区域104允许部件108穿过。这是因为假定其他部件的端部将由切割部件形成。因此,为了允许端部位于排除区域104内,将潜在地允许两个切割部件形成为彼此太接近。
可以以多种方法形成主要图案和切割图案。在一个实例中,通过将光刻胶层暴露于通过光掩模的光源,在光刻胶层内形成主要图案。在一个实例中,光刻胶材料可以是负性光刻胶材料。在这样的材料中,暴露于光的区域变得不溶于光刻胶显影剂。其中将形成部件的光刻胶材料应该变得可溶于显影溶液,并且因此光掩模阻止这样的区域曝光。光刻胶材料的不可溶区域保留以保护下面的层不受蚀刻工艺的影响,蚀刻工艺用于在下面的层内形成部件。
如上所述,主要图案可以服从受限制的设计规则。这些受限制的设计规则可以是考虑图案的整体密度的多种约束。例如,受限制的设计规则布局可能要求图案由平行并且彼此间隔开设定距离的一系列目标部件构成。为了由这些部件产生最后的电路,切割部件掩模用于将切割部件曝光成切断主要部件的图案。切割主要部件将实部件与伪部件分隔开。实部件是在将由图案产生的电路中提供功能的那些部件。例如,如果部件是金属线,则实部件可以运载电信号。在一些实例中,切割主要部件生成具有改进的线端的部件。
当使用负性光刻胶时,切割掩模可以暴露未曝光的区域。因此,主要掩模将预期的主要部件周围的所有区域暴露于光源以使那些区域112不溶。同样地,切割部件掩模暴露光刻胶层的将变得不溶的区域,并且因此“切割”由目标部件掩模形成的目标部件。
在另一实例中,第一光刻胶层用于将下面的硬掩模材料暴露于蚀刻工艺,蚀刻工艺形成主要部件。然后第二光刻胶层用于在硬掩模内形成切割部件。然后硬掩模表现可以转印至下面的衬底的目标图案。在一些实例中,可以在主要部件之前形成切割部件,并且可以使用多于一种硬掩模材料。
如上所述,重要的是切割掩模内的切割部件遵循特定规则。例如,切割部件彼此不应太接近。因此,当设计目标图案以及相应的主要图案和切割图案时,考虑那些规则是重要的。这通过限定用于每个切割部件的排除区域来完成,切割图案仅“阻止”其他目标部件的端部进入。由于假定通过使用另一切割部件产生其他部件端部,所以排除区域使其他部件端部留在外面。因此,通过使其他部件端部留在排除区域外面,可以确保没有其他切割部件接近另一切割部件。通过关注部件端部而不是整个部件,只要那些部件108不在排除区域内“停止”,排除区域104允许部件108穿过。
在图1的实例中,一个部件106不满足排除区域规则。具体地,部件106终止于排除区域中。如果这种情况发生在图案布局期间,则调整布局以避免这样的排除区域违规。
图2A是示出使用拐角来确定部件202、206和/或208是否终止于排除区域204内的示例性方法的图。在目标图案的布局期间,可以使用各个机制来确定部件是否违犯排除区域规则。在一个实例中,部件的拐角212可以用于确定部件是否违犯排除区域204。
在排除区域的形状基本上为矩形(诸如图2A中示出的)的情况下,可以通过拐角212之间的距离确定部件是否违犯排除区域204。具体地,可以测量与排除区域204相关的第一部件202和另一部件208的拐角之间的距离。垂直距离210和水平距离212均可以用于确定第二部件208是否在排除区域204内。在图2A的实例中,第二部件208的拐角位于排除区域204内。因此,将必须调整这样的布局以遵守排除区域规则。然而,中间部件206不具有位于排除区域内的端部并且不会有问题。
图2B是示出使用边缘来确定部件是否终止于排除区域228内的示例性方法的图。在该实例中,排除区域228的形状是椭圆形的。然而,在一些实例中,排除区域可以是正方形的、矩形的或圆形的。
为了确定任何部件是否终止于排除区域内,可以测量边到边距离。使用从第一部件202的边缘222到第二部件208的边缘224的方向和距离226,可以确定第二部件208的端部是否终止于排除区域228内。该距离可以为从一个边缘222的中心到另一边缘224的中心的距离。
以上给定的用于确定部件是否终止于排除区域内的实例仅是可以使用的一些方法。可以使用用于确定部件是否违犯排除区域的各种其他机制。此外,实际布局将具有若干排除区域。
在一些实例中,排除区域与每个部件均相关,其中,部件预期由切割部件切割。可能出现在布局阶段期间发生若干反复调整的情况,以具有其中没有部件端部定位在排除区域内的布局。在一些情况下,可以逐个部件设计布局,并且因此将以避免具有位于排除区域内的边缘的方式放置每个新放置的部件。
图3A是示出位于主要图案上方的示例性切割图案的图。主要图案被设计为是工艺有效的。具体地,通过添加额外部件以维持均匀的密度,主要图案设计为具有较大的工艺窗口。然而,切割图案设计为使用切割部件306,从而使得当覆盖主要图案时,产生目标图案。如上所述,期望切割图案不要太接近在一起。因此,排除区域308与每个部件端部相关。
考虑将用于形成那些线端的切割部件而设计排除区域308。具体地,排除区域可以集中在将放置切割部件的区域上。可以通过部件端部确定切割部件的放置。
在一些实例中,可以使用多重图案化技术形成主要图案。例如,可以用第一掩模形成一些部件302,同时可以用第二掩模形成其他部件304。可以使用将多个掩模用于形成主要图案的各种技术。这样的技术包括但不限于多重图案化、自对准多重图案化以及自定向组装。
图3B是示出由主要图案和切割图案形成的示例性目标图案的图。如果目标图案适当地设计为具有与实部件的端部相关的排除区域,则切割图案将适当地设计为没有太接近在一起的切割部件。此外,目标图案的期望功能将仍存在于最终图案内。目标图案包括将形成为具有切割部件的空间314。空间314可以将实部件316与伪部件318分隔开。
图4是示出用于布置图案的示例性计算***的图。根据特定示例性实例,物理计算***400包括存储器402,存储器402具有存储在其上的布局软件404和数据406。物理计算***400也包括处理器408和用户界面410。
存在可用的许多类型的存储器。诸如固态驱动器的一些类型的存储器被设计用于存储。这些类型的存储器通常具有大的存储容量,但是具有相对较低的性能。其他类型的存储器(诸如用于随机存取存储器(RAM)的那些存储器)对速度进行了优化,并且通常称为“工作存储器”。各种形式的存储器可以存储软件404和数据406的形式的信息。
物理计算***400也包括用于执行软件404以及使用或更新存储在存储器402中的数据406的处理器408。除了存储布局软件404之外,存储器402可以存储操作***。操作***允许其他应用与物理计算***的硬件适当地交互。布局软件404可以包括用于形成最终图案布局的工具以及主要图案布局和切割图案布局。例如,布局软件404可以具有用于检查图案、修改图案或分解图案的工具。数据406可以包括设计约束。
用户界面410可以为用户412提供工具以与***交互。用户可以使用诸如键盘或鼠标的各种工具以将信息输入至物理计算***内。此外,诸如监测器的各种输出器件可以用于给用户412提供信息。
图5是示出用于调整图案布局从而使得部件端部不定位在排除区域内的示例性方法的流程图。该方法包括用于将排除区域分配至目标图案内的第一部件的端部的步骤502,目标图案具有受限制的设计规则布局。该方法还包括用于确定目标图案内的另一部件的端部是否位于排除区域内的步骤504。如果目标图案内的另一部件的端部位于排除区域内,则该方法还包括用于修改目标图案从而使得其他部件的端部不位于排除区域内的步骤506。目标图案将形成为具有相应的主要图案和切割图案。如将在下面进一步详细描述的,在一些情况下,切割图案可以分解成第一切割图案和第二图案。在这样的情况下,在不违犯约束就不能分解图案的条件下实施图案的修改。
图6是示出用于布置图案从而使得部件端部不定位在排除区域内的示例性方法的流程图。根据特定示例性实例,方法600包括用于将排除区域分配至目标图案内的第一部件的端部的步骤602。该方法还包括用于定位其他部件从而使得目标图案的其他部件的端部不具有位于排除区域内的端部的步骤604。目标图案将形成为具有相应的主要图案和切割图案。
图7A至图7C是示出在不同切割部件掩模上放置切割部件的图。如上所述,可以通过一个或多个掩模形成主要图案。在这样的情况下,将主要部件分配至用于产生完整的主要图案的多个掩模中的一个掩模。此外,可以用多个掩模形成切割图案。因此,可以将切割图案内的切割部件分配至形成完整的切割图案的多个掩模中的一个掩模。可以根据设计约束来完成将切割部件分配至特定掩模。可以由制造实体提供这样的设计约束,制造实体基于目标图案制造集成电路。
图7A示出了具有一组主要部件702的主要图案700。在这个实例中,单个掩模用于产生主要图案。此外,切割图案701的切割部件704、706、708、710用于切割主要部件702以形成期望的目标图案。每个切割部件704、706、708、710均与限制切割部件的放置的约束相关。例如,每个切割部件704、706、708、710均与排除区域712相关。排除区域可以限定区域,在该区域中,排除区域与其他切割部件不应重叠。因此,可以将切割部件704、706、708、710分配至不同的切割图案,从而使得排除区域与每个切割图案不重叠。不同的切割图案与不同的掩模相关。
图7B示出了定位在主要图案700上方的第一切割图案703。第一切割图案703包括切割部件704和切割部件710。图7C示出了定位在主要图案700上方的第二切割图案705。第二切割图案包括切割部件706和切割部件708。如图所示,在将切割图案701分成第一切割图案703和第二切割图案705之后,没有切割图案的排除区域与另一切割部件的排除区域重叠。因此,已经满足约束。
可以以其他方式使用排除区域。例如,排除区域712可以允许某种程度的重叠。具体地,在视为违犯约束之前,可以存在用于允许重叠的区域的量的预定阈值。在一些实例中,具有重叠的排除区域的相邻的切割部件的数量可以保持在最小值以下。例如,可能出现仅有一个切割部件被允许与另一部件具有重叠的排除区域的情况。在一些情况下,代替使用排除区域,约束可以仅考虑切割部件之间的距离。具体地,如果切割部件与另一切割部件在特定距离内,切割部件可能违犯约束。
在一些实例中,可能出现在不违犯约束的情况下不能将所有切割部件分配至切割图案的情况。在这样的情况下,可以重新设计主要图案和/或切割图案。重新设计切割图案可能涉及重新调整切割部件的尺寸,重新定位切割部件或重塑切割部件的形状。重新设计主要图案可能涉及添加伪部件,延伸现存的主要部件,或延伸现存的伪部件。也可以使用用于重新设计目标图案的其他选择。
图8是示出位于不同切割部件掩模上的示例性排除区域的图。在本实例中,主要图案包括具有第一组主要部件802的第一主要图案和具有第二组主要部件804的第二主要图案。此外,切割图案包括具有第一切割部件806的第一切割图案和具有第二切割部件808的第二切割图案。基于超出本发明的范围的使用的处理技术,第一切割图案的切割部件806仅影响第一主要图案而不影响第二主要图案。相反地,第二切割图案的切割部件808仅影响第二主要图案并且不影响第一主要图案。这可以在确定是否违犯约束时考虑。
例如,如上所述,一个约束可以是主要部件不能终止于排除区域内但是可以穿过排除区域。这可以应用于图8的实例,其中仅考虑对应于切割部件的主要部件。例如,对于第一切割图案的切割部件806,主要部件802不具有位于相应的排除区域810内的端部。虽然来自第二主要图案的主要部件804终止于排除区域810内,但是这是不相干的,因为那些主要部件804不受第一切割图案的影响。类似地,对于第二切割图案的切割部件808,第二主要图案内的主要部件804不终止于相应的排除区域812内。虽然来自第一主要图案的主要部件802终止于排除区域812内,但是这是不相干的,因为第二切割图案不影响第一主要部件802。因此,不违犯约束,并且可以不实施重新设计。
图9是示出用于优化多个图案中的切割部件的布局的示例性方法900的流程图。根据本实例,在工艺中涉及三个实体:图案设计者902、掩模部门904和制造商906。在一些实例中,实体可以在诸如相同公司的相同组织的控制下。但是,在一些情况下,不同组织可以控制不同实体。
图案设计者902通常设计集成电路。这可以包括电路功能本身以及实际布局。掩模部门904通常负责制造将由制造商906使用的掩模。制造商906通常负责基于设计者902提供的图案以及使用掩模部门904提供的一个或多个掩模制造集成电路。
根据本实例,一种方法包括由制造商906实施的步骤908,为掩模部门和设计者提供约束。约束可以是上述约束。例如,约束可以与第一切割图案和第二切割图案相关。具体地,约束可以限制切割部件相对于相应的主要部件的放置。制造商基于将用于产生集成电路的工艺的工艺限制设置这样的约束。
在步骤910中,设计者902和掩模部门904接收由制造商906提供的约束。在步骤912中,设计者902也接收目标图案。目标图案可能已经创造出并且由与设计者902相关的工程师或设计者提供。目标图案可以由主要图案和多个切割图案限定。换句话说,可以在理解将通过把目标图案分解成主要图案和切割图案来制造部件的情况下,设计目标图案。在一些情况下,主要图案可以由第一主要图案和第二主要图案限定。即,可以理解,主要图案将分解成第一主要图案和第二主要图案,每个图案将由不同的掩模形成。此外,切割图案可以由第一切割图案和第二切割图案限定。即,可以理解,切割图案将分解成第一切割图案和第二切割图案。
在步骤914中,检查目标图案以确定是否已经违犯任何约束。在一些实例中,可以存在与第一切割图案相关的第一约束和与第二切割图案相关的第二约束。在一些实例中,第一约束和第二约束可以相同。然而,在一些实例中,约束可以不同。如果约束与将如何把部件分配至图案相关,则约束与切割图案相关。换句话说,因为第一约束与对将分配至切割图案的部件的限制相关,所以第一约束与第一切割图案相关。
在步骤916中,确定是否应当重新设计目标图案。如果不违犯约束,则这时不需要重新设计,并且可以将目标图案发送至掩模部门904。然而,如果违犯约束,则方法进行至步骤918中,其中,修改目标图案。可以以多种方式修改目标图案。例如,可以修改目标图案以重新定位切割部件、重新调整切割部件的大小或重塑切割部件的形状。也可以修改目标图案以使将成为主要部件的部件延伸或者添加伪部件。在修改图案之后,方法返回至步骤914,其中,检查修改的目标图案以确定是否违犯任何约束。
在步骤920中,掩模部门904接收目标图案并且将部件分配至各个掩模。这是将目标图案分解成主要图案和切割图案的地方,并且在一些情况下进一步分解成第一主要图案、第二主要图案、第一切割图案和第二切割图案。该分解是基于从制造商接收的约束。换句话说,分解目标图案的部件以遵守约束。
在步骤922中,在分解之后,确定是否应该应用目标图案的进一步修改。这可以是如果在不违犯约束的情况下不能适当地分解图案的情况。如果发生进一步的修改,则在步骤926中,掩模部门将应该进一步修改目标图案的通知发送至设计者。然后该方法返回至步骤918。然而,如果不发生进一步的修改,则可以在步骤924中在相应的掩模内形成各个图案,并且将掩模提供给制造商906。
在步骤928中,制造商接收掩模。然后,在步骤930中,制造商使用掩模制造集成电路。由于上述工艺,可以使用各个制造工艺有效地制造集成电路。
根据本实例,一种方法包括接收目标图案,目标图案由主要图案、第一切割图案和第二切割图案限定,通过计算***检查目标图案以遵守第一约束,第一约束与第一切割图案相关,通过计算***检查目标图案以遵守第二约束,第二约束与第二切割图案相关,以及响应于确定在检查期间发现违犯第一约束或第二约束,通过计算***修改图案。
在上述方法中,其中,所述第一约束为以下的至少一个:邻近的切割部件之间的距离以及与切割部件在特定距离内的相邻切割部件的数量。
在上述方法中,其中,所述第一约束和所述第二约束包括排除区域,所述排除区域限定围绕相应的切割部件的区域。
在上述方法中,其中,所述第一约束和所述第二约束包括排除区域,所述排除区域限定围绕相应的切割部件的区域,其中,如果主要部件的端部位于与所述切割部件相关的所述排除区域内,则所述切割部件的放置违犯所述第一约束。
在上述方法中,其中,所述第一约束和所述第二约束包括排除区域,所述排除区域限定围绕相应的切割部件的区域,其中,如果所述排除区域和与邻近的切割部件相关的排除区域重叠,则切割部件的放置违犯所述第一约束。
在上述方法中,其中,所述第一约束和所述第二约束包括排除区域,所述排除区域限定围绕相应的切割部件的区域,其中,所述排除区域的形状为以下之一:正方形、矩形、圆形或椭圆形。
在上述方法中,其中,所述修改包括以下之一:重新定位切割部件、重新调整切割部件的尺寸、重塑切割部件的形状、使所述主要图案的主要部件的端部延伸或者将伪部件添加至所述主要图案。
在上述方法中,其中,所述第一约束与所述第二约束不同。
根据一个实例,一种方法包括通过计算***接收目标图案,将目标图案分解成主要图案和原始切割图案,原始切割图案包括多个切割部件,通过计算***使约束与多个切割部件中的每个均相关,以及基于约束将原始切割图案分解成第一切割图案和第二切割图案,第一切割图案与第一掩模相关,并且第二切割图案与第二掩模相关。
在上述方法中,其中,所述第一约束和所述第二约束包括排除区域,所述排除区域限定围绕相应的切割部件的区域。
在上述方法中,其中,所述第一约束和所述第二约束包括排除区域,所述排除区域限定围绕相应的切割部件的区域,其中,实施所述分解以减少排除区域在相应的切割图案上的重叠。
在上述方法中,其中,所述第一约束和所述第二约束包括排除区域,所述排除区域限定围绕相应的切割部件的区域,其中,如果两个邻近的切割部件的排除区域的重叠的区域超出预定阈值,则发生所述第一约束的违犯。
在上述方法中,还包括:响应于确定在不违犯所述第一约束或所述第二约束的情况下不能完成所述分解,修改所述主要图案、所述第一切割图案或所述第二切割图案。
在上述方法中,其中,所述第一约束和所述第二约束包括排除区域,所述排除区域限定围绕相应的切割部件的区域,其中,实施所述分解以减少排除区域在相应的切割图案上的重叠,其中,所述修改包括以下之一:重新定位切割部件、重新调整切割部件的尺寸、重塑切割部件的形状、使所述主要图案的主要部件的端部延伸或者将伪部件添加至所述主要图案。
在上述方法中,还包括:将所述主要图案分解成第一主要图案和第二主要图案,其中,所述第一主要图案与所述第一切割图案相关,并且所述第二主要图案与所述第二切割图案相关。
在上述方法中,还包括:将所述主要图案分解成第一主要图案和第二主要图案,其中,所述第一主要图案与所述第一切割图案相关,并且所述第二主要图案与所述第二切割图案相关,其中,所述分解是使得:如果切割部件覆盖与所述第一主要图案相关的主要部件的端部,则将所述切割部件分配至所述第二切割图案。
在上述方法中,还包括:还将所述第一切割图案分解成第三切割图案和第四切割图案。根据一个实例,一种方法包括接收目标图案,接收一组约束,该组约束与将目标图案分解成主要图案、第一切割图案和第二切割图案相关,通过计算***检查目标图案以遵守该组约束的第一约束,第一约束与第一切割图案相关,通过计算***检查目标图案以遵守该组约束的第二约束,第二约束与第二切割图案相关,以及响应于确定在检查期间发现违犯第一约束或第二约束,通过计算***修改图案。
在上述方法中,其中,所述第一约束是排除区域,所述排除区域表示围绕切割部件的区域,在所述区域中不应放置另一切割部件。
在上述方法中,其中,所述第一约束是排除区域,所述排除区域表示围绕切割部件的区域,其中,所述切割部件不应放置为使得主要部件的端部位于与所述切割部件相关的排除区域内。
应该理解,可以以各种顺序或并行地使用上面列举的实施例和步骤的各个不同组合,并且没有特定步骤是关键的或必须的。此外,虽然本文中使用术语“电极”,将认识到,该术语包括“电极接触件”的概念。此外,上面结合一些实施例示出和讨论的特征可以与上面结合其他实施例示出和讨论的特征组合。因此,所有这样的修改预期包括在本发明的范围内。
上面概述了若干实施例的特征,使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解,他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到,这种等同构造并不背离本发明的精神和范围,并且在不背离本发明的精神和范围的情况下,本文中他们可以做出多种变化、替换以及改变。
Claims (10)
1.一种方法,包括:
接收目标图案,所述目标图案由主要图案、第一切割图案和第二切割图案限定;
通过计算***检查所述目标图案以遵守第一约束,所述第一约束与所述第一切割图案相关;
通过所述计算***检查所述目标图案以遵守第二约束,所述第二约束与所述第二切割图案相关;以及
响应于确定在所述检查期间发现违犯所述第一约束或所述第二约束,通过所述计算***修改所述目标图案。
2.根据权利要求1所述的方法,其中,所述第一约束为以下的至少一个:邻近的切割部件之间的距离以及与切割部件在特定距离内的相邻切割部件的数量。
3.根据权利要求1所述的方法,其中,所述第一约束和所述第二约束包括排除区域,所述排除区域限定围绕相应的切割部件的区域。
4.根据权利要求3所述的方法,其中,如果主要部件的端部位于与所述切割部件相关的所述排除区域内,则所述切割部件的放置违犯所述第一约束。
5.根据权利要求3所述的方法,其中,如果所述排除区域和与邻近的切割部件相关的排除区域重叠,则切割部件的放置违犯所述第一约束。
6.根据权利要求3所述的方法,其中,所述排除区域的形状为以下之一:正方形、矩形、圆形或椭圆形。
7.根据权利要求1所述的方法,其中,所述修改包括以下之一:重新定位切割部件、重新调整切割部件的尺寸、重塑切割部件的形状、使所述主要图案的主要部件的端部延伸或者将伪部件添加至所述主要图案。
8.根据权利要求1所述的方法,其中,所述第一约束与所述第二约束不同。
9.一种方法,包括:
通过计算***接收目标图案;
将所述目标图案分解成主要图案和原始切割图案,所述原始切割图案包括多个切割部件;
通过所述计算***使约束与所述多个切割部件中的每个均相关;以及
基于所述约束将所述原始切割图案分解成第一切割图案和第二切割图案,所述第一切割图案与第一掩模相关,并且所述第二切割图案与第二掩模相关。
10.一种方法,包括:
接收目标图案;
接收一组约束,所述一组约束与将所述目标图案分解成主要图案、第一切割图案和第二切割图案相关;
通过计算***检查所述目标图案以遵守所述一组约束的第一约束,所述第一约束与所述第一切割图案相关;
通过所述计算***检查所述目标图案以遵守所述一组约束的第二约束,所述第二约束与所述第二切割图案相关;以及
响应于确定在所述检查期间发现违犯所述第一约束或所述第二约束,通过所述计算***修改所述目标图案。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/552,095 US9292645B2 (en) | 2013-03-15 | 2014-11-24 | Layout optimization for integrated circuit design |
US14/552,095 | 2014-11-24 | ||
US14/598,773 US9418196B2 (en) | 2013-03-15 | 2015-01-16 | Layout optimization for integrated circuit design |
US14/598,773 | 2015-01-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN105631085A true CN105631085A (zh) | 2016-06-01 |
CN105631085B CN105631085B (zh) | 2019-04-26 |
Family
ID=56046016
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510489551.3A Active CN105631085B (zh) | 2014-11-24 | 2015-08-11 | 集成电路设计的布局优化 |
Country Status (3)
Country | Link |
---|---|
KR (1) | KR101802582B1 (zh) |
CN (1) | CN105631085B (zh) |
TW (1) | TWI556126B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102596609B1 (ko) * | 2018-11-16 | 2023-10-31 | 삼성전자주식회사 | 반도체 장치의 제조 방법 및 레이아웃 디자인 시스템 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100180253A1 (en) * | 2007-02-03 | 2010-07-15 | Changsheng Ying | Defect pattern matching and verification in integrated circuit design and manufacturing |
US20100199238A1 (en) * | 2009-01-30 | 2010-08-05 | Fu-Chieh Hsu | Systematic Method for Variable Layout Shrink |
CN103268380A (zh) * | 2013-05-24 | 2013-08-28 | 中国兵器工业集团第二一四研究所苏州研发中心 | 一种提高布图效率的模拟集成电路版图的设计方法 |
CN103311236A (zh) * | 2012-03-14 | 2013-09-18 | 台湾积体电路制造股份有限公司 | 用于减少拐角圆化的具有光学邻近度校正的切分拆分 |
CN103970923A (zh) * | 2013-01-30 | 2014-08-06 | 台湾积体电路制造股份有限公司 | 自对准多重图案化布局设计 |
CN104050309A (zh) * | 2013-03-14 | 2014-09-17 | 台湾积体电路制造股份有限公司 | 主图案和切割图案的布局优化 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004046731A (ja) * | 2002-07-15 | 2004-02-12 | Toshiba Corp | 配置検証装置及び配置検証方法 |
TWI322969B (en) * | 2006-12-15 | 2010-04-01 | Quanta Comp Inc | Method capable of automatically transforming 2d image into 3d image |
US9325964B2 (en) * | 2010-02-09 | 2016-04-26 | Koninklijke Philips N.V. | 3D video format detection |
TWI498854B (zh) * | 2013-01-18 | 2015-09-01 | Chunghwa Picture Tubes Ltd | 自動判斷3d影像格式的方法 |
-
2015
- 2015-06-23 KR KR1020150089135A patent/KR101802582B1/ko active IP Right Grant
- 2015-07-23 TW TW104123911A patent/TWI556126B/zh active
- 2015-08-11 CN CN201510489551.3A patent/CN105631085B/zh active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100180253A1 (en) * | 2007-02-03 | 2010-07-15 | Changsheng Ying | Defect pattern matching and verification in integrated circuit design and manufacturing |
US20100199238A1 (en) * | 2009-01-30 | 2010-08-05 | Fu-Chieh Hsu | Systematic Method for Variable Layout Shrink |
CN103311236A (zh) * | 2012-03-14 | 2013-09-18 | 台湾积体电路制造股份有限公司 | 用于减少拐角圆化的具有光学邻近度校正的切分拆分 |
CN103970923A (zh) * | 2013-01-30 | 2014-08-06 | 台湾积体电路制造股份有限公司 | 自对准多重图案化布局设计 |
CN104050309A (zh) * | 2013-03-14 | 2014-09-17 | 台湾积体电路制造股份有限公司 | 主图案和切割图案的布局优化 |
CN103268380A (zh) * | 2013-05-24 | 2013-08-28 | 中国兵器工业集团第二一四研究所苏州研发中心 | 一种提高布图效率的模拟集成电路版图的设计方法 |
Also Published As
Publication number | Publication date |
---|---|
TWI556126B (zh) | 2016-11-01 |
KR20160061858A (ko) | 2016-06-01 |
TW201627892A (zh) | 2016-08-01 |
KR101802582B1 (ko) | 2017-11-28 |
CN105631085B (zh) | 2019-04-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101006264B1 (ko) | 근접 보정 및 검사를 위한 설계자의 의도 허용오차 대역 | |
CN106468853B (zh) | 觉知周围环境的opc | |
JP4866683B2 (ja) | 半導体デバイスの製造方法、データ作成装置、データ作成方法、およびプログラム | |
US11138362B2 (en) | Integrated circuit layout method and system | |
US8119308B2 (en) | Photomask, apparatus for manufacturing semiconductor device having the photomask, and method of manufacturing semiconductor device using the photomask | |
KR102675303B1 (ko) | 반도체 소자의 제조 방법 | |
CN103309150B (zh) | 版图数据的处理方法 | |
US20160370698A1 (en) | Method and apparatus for integrated circuit layout | |
US9292645B2 (en) | Layout optimization for integrated circuit design | |
US11790151B2 (en) | System for generating layout diagram including wiring arrangement | |
KR20200028088A (ko) | 반도체 소자의 레이아웃 패턴 분할 방법 및 이를 포함하는 광 근접 보정 방법 | |
US20210117606A1 (en) | Integrated circuit layout diagram system | |
US20110145772A1 (en) | Modular Platform For Integrated Circuit Design Analysis And Verification | |
US9754073B2 (en) | Layout optimization for integrated circuit design | |
KR101682336B1 (ko) | 생성 방법, 기억 매체 및 정보 처리 장치 | |
CN105631085A (zh) | 集成电路设计的布局优化 | |
US10324369B2 (en) | Methods for generating a mandrel mask | |
US11669669B2 (en) | Circuit layouts and related methods | |
CN111400993B (zh) | 版图设计规则验证图形生成方法、装置、设备和图形库 | |
US9811623B2 (en) | Method for generating pattern, storage medium, and information processing apparatus | |
CN109872990B (zh) | 半导体装置及其制造方法 | |
US20240014202A1 (en) | Semiconductor device and method for generating integrated circuit layout |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |