CN105609488B - 一种用于esd保护的低触发电压scr器件 - Google Patents
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Abstract
本发明属于集成电路的静电放电保护领域,提供一种用于ESD保护的低触发电压SCR器件,用于进一步降低LVTSCR器件的触发电压。包括第一种导电类型硅衬底、硅衬底上形成第二种导电类型阱区和第一种导电类型阱区,所述阱区内分别设置第二种导电类型重掺杂区和第一种导电类型重掺杂区,两阱区之间跨接第二种导电类型重掺杂区,所述跨接的第二种导电类型重掺杂区和第一种导电类型阱区内第二种导电类型重掺杂区之间的硅表面上设有一个栅氧化层区;所述第二种导电类型阱区硅表面上无器件结构区域还设有另一栅氧化层区,两个栅氧化层区上的多晶硅层通过金属相连。本发明在器件内部引入一个RC通路,能够进一步降低SCR器件的触发电压,且该触发电压可调制。
Description
技术领域
本发明属于集成电路的静电放电(ESD:Electro-Static discharge)保护领域,涉及一种ESD保护结构器件,具体涉及一种新型的用于ESD保护的低触发电压的硅控整流器(SCR:Semiconductor Control Rectifier)器件结构。
背景技术
静电放电是集成电路可靠性的重要分支之一,集成电路在制造、运输与使用过程中都有可能因ESD而损坏。据统计,每年半导体工业由于ESD造成的经济损失达数十亿美元,研究集成电路的ESD保护具有十分重要的意义。
在集成电路中,二极管,MOSFET,SCR等都可以用来充当ESD保护器件,其中SCR是最具有效率的ESD保护器件之一;SCR由于其维持电压很低,所以能够承受很高的ESD电流;因此,SCR天然具有高的ESD鲁棒性。相较其它ESD保护器件,SCR器件的单位面积ESD保护能力最强。
要实现一个特定半导体工艺下的ESD保护器件的保护功能,ESD保护器件除了要实现较强的电流泄放能力以外,还需要保护器件将电压箝位在安全的范围之内。一般来讲,这个电压箝位的安全范围应该小于集成电路中常规MOSFET器件的栅氧化层击穿电压BVox;这就要求ESD保护器件的开启电压Vt1必须要小于BVox;而且,随着集成电路工艺的进步,MOSFET管的特征尺寸越来越小,栅氧化层的厚度也越来越薄,在这种趋势下,低触发电压的SCR器件来泄放静电电荷以保护栅极氧化层显得十分重要。
在CMOS工艺中,通常采用LVTSCR(low voltage triggering SCR)器件结构来降低SCR器件的开启电压Vt1,该器件结构和等效电路图如图1所示,该器件结构包括:
p型硅衬底110;
所述衬底110上形成阱区,所述阱区包括一个n型的阱区120和一个p型的阱区130,且所述阱区120邻接所述阱区130;
所述n型阱区120内设有第一n型的重掺杂区121和第一p型的掺杂区122,且所述区域121和区域122与阳极相连;
所述p型阱区130内设有第二n型的重掺杂区131和第二p型的重掺杂区132,且区域131和区域132与阴极相连;
所述n型阱区120和p型阱区130之间跨接第三n型的重掺杂区123;
所述第三n型重掺杂区123和第二n型重掺杂区131之间的硅表面上有一个栅氧化层区140,且该栅氧化层区140上的多晶硅层与阴极相连。
该SCR器件是由一个寄生的PNP晶体管、一个寄生的NPN晶体管和一个寄生N沟道MOSFET器件构成;其中,p型重掺杂区122、n型阱区120、p型阱区130和p型重掺杂区 132构成一个PNP晶体管;n型重掺杂区131、p型阱区130、n型阱区120和n型重掺杂区121形成一个NPN晶体管;n型重掺杂区123、n型重掺杂区131和栅氧化层140构成了一个N沟道MOSFET;RNW为n型阱区120电阻;RPW为p型阱区130电阻。当ESD事件来临时,寄生N沟道MOSFET管的漏源p-n结反偏;当ESD电压大到使该p-n结发生雪崩击穿,N沟道MOSFET器件的漏区附近产生大量的电子空穴对,电子通过n型重掺杂区123进入n型阱区120形成电流,并在RNW上产生压降,使p型重掺杂区122和n型阱区120形成的p-n结正偏,即寄生PNP管的发射结正偏;同时,空穴流流过p型阱区130电阻RPW,使n型重掺杂区131和p型阱区130形成的p-n结正偏,即NPN管中的发射结正偏,使NPN管开启;之后,PNP管的集电极电流为NPN管提供基极电流,且NPN管的集电极电流为PNP管提供基极电流,在寄生PNP管与NPN管之间形成正反馈,SCR导通。因此,LVTSCR器件的触发电压由N沟道MOSFET器件的漏源击穿电压决定。
虽然,现有LVTSCR(low voltage triggering SCR)器件结构能够降低SCR器件的触发电压,但随着工艺要求的不断提高,对SCR器件的触发电压提出了进一步降低的要求。
发明内容
本发明的目的在于提供一种新型的用于ESD保护的低触发电压SCR器件,用于进一步降低LVTSCR器件的触发电压。本发明采用的技术方案为:
一种用于ESD保护的低触发电压SCR器件,包括第一种导电类型硅衬底、硅衬底上形成的相邻接的第二种导电类型阱区和第一种导电类型阱区,所述第二种导电类型阱区内设有与阳极相连的一个第二种导电类型重掺杂区和一个第一种导电类型重掺杂区,所述第一种导电类型阱区内设有与阴极相连的一个第二种导电类型重掺杂区和一个第一种导电类型重掺杂区,所述第二种导电类型阱区和第一种导电类型阱区之间跨接一个第二种导电类型重掺杂区,所述跨接的第二种导电类型重掺杂区和第一种导电类型阱区内第二种导电类型重掺杂区之间的硅表面上设有一个栅氧化层区;其特征在于,所述第二种导电类型阱区硅表面上无器件结构区域还设有另一栅氧化层区,两个栅氧化层区上的多晶硅层相连。
进一步的,所述第二种导电类型阱区硅表面上的栅氧化层区设置于第一种导电类型重掺杂区与所述跨接的第二种导电类型重掺杂区之间、或者第二种导电类型重掺杂区任意一侧。
所述两个栅氧化层区上的多晶硅层通过金属层连接。
所述第二种导电类型阱区、第一种导电类型阱区、第二种导电类型阱区内的第二种导电类型重掺杂区和第一种导电类型重掺杂区、第一种导电类型阱区内的第二种导电类型重掺杂区和第一种导电类型重掺杂区、跨接的第二种导电类型重掺杂区、以及两个栅氧化层区均呈条状排布,且所述两个栅氧化层区中至少一个采用比例分割排布;用以调节RC通路中电容C与寄生N沟道MOSFET管的栅源电容,从而实现调制SCR器件触发电压的目的。
本发明提供一种新型用于ESD保护的低触发电压SCR器件,通过内部结构的设计,在器件内部引入一个RC(Resistance-Capacity)通路,在ESD事件到来时,该RC通路会为触发用的N沟道MOSFET器件提供栅源电压,使其导通;在N沟道MOSFET导通后,流过该器件的电流会作为触发电流触发SCR器件开启;从而进一步降低SCR器件触发电压。因此,通过设计内部的RC通路参数,能够降低SCR器件的触发电压,且该触发电压可调制。
附图说明
图1现有LVTSCR器件结构示意图及等效电路图。
图2实施例1用于ESD保护的低触发电压SCR器件结构示意图及等效电路图。
图3实施例2用于ESD保护的低触发电压SCR器件结构示意图及等效电路图。
图4实施例2中实现低触发电压SCR器件的版图示意图。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
实施例1
本实施例提供一种新型低触发电压SCR器件,该SCR器件结构及等效电路如图2所示,其结构包括:
p型硅衬底110;
所述p型硅衬底110上形成阱区,所述阱区包括一个n型阱区120和一个p型阱区130,且所述阱区120邻接所述阱区130;
所述n型阱区120内设有n型重掺杂区121和p型掺杂区122,且所述n型重掺杂区121和p型重掺杂区122与阳极相连;
所述p型阱区130内设有n型重掺杂区131和p型重掺杂区132,且所述n型重掺杂区131和p型重掺杂区132与阴极相连;
所述n型阱区120和p型阱区130之间跨接n型重掺杂区123;
所述n型重掺杂区123和n型重掺杂区131之间的硅表面上有一个栅氧化层区140,且该栅氧化层区140表面有多晶硅层覆盖;
所述n型阱区120硅表面上位于n型重掺杂区121远离n型阱区和p型阱区邻接处的一侧设有另一栅氧化层区141,其表面有多晶硅层覆盖、且通过金属层与栅氧化层区140上的多晶硅层相连。
该SCR器件是由一个寄生的PNP晶体管、一个寄生的NPN晶体管和一个寄生N沟道MOSFET器件构成。其中,p型重掺杂区122、n型阱区120、p型阱区130和p型重掺杂区132构成一个PNP晶体管;n型重掺杂区131、p型阱区130、n型阱区120和n型重掺杂区121形成一个NPN晶体管;n型重掺杂区123、n型重掺杂区131和栅氧化层140构成了一个N沟道MOSFET;RNW为在n型阱区120的从n型重掺杂区121开始到与n阱120与p阱130邻接处的区域之间的阱电阻;RNW2为在n型阱区120的从n型重掺杂区121开始到栅氧化层区141区域内的阱电阻;RPW为p型阱区130的电阻;栅氧化层141上覆盖的多晶硅层和其 下的硅表面形成电容C1,且电阻RNW2、电容C1和寄生N沟道MOSFET管的栅源电容形成一个RC通路。当ESD事件来临时,该RC通路导通,且为N沟道MOSFET提供栅源电压,使N沟道MOSFET器件开启;当N沟道MOSFET器件开启,就有电子通过n型重掺杂区131进入N沟道MOSFET沟道区,然后通过n型重掺杂区123流入n型阱区120,形成电子电流通道。该电流在RNW上产生压降,使p型重掺杂区122和n型阱区120形成的p-n结正偏,即寄生PNP管的发射结正偏,使该PNP管导通。同时,寄生PNP管的集电极电流流过p型阱区130电阻RPW,使n型重掺杂区123和p型阱区130形成的p-n结正偏,即NPN管中的发射结正偏,使NPN管开启。之后,PNP管的集电极电流为NPN管提供基极电流,且NPN管的集电极电流为PNP管提供基极电流,在寄生PNP管与NPN管之间形成正反馈,SCR导通。因此,本实施例器件的触发电压由电阻RNW2、电容C和寄生N沟道MOSFET管的栅源电容形成的RC通路决定,能够实现进一步降低SCR器件触发电压的目的,且该触发电压可调制。
实施例2
本实施例提供一种新型低触发电压SCR器件,该SCR器件结构及等效电路如图3所示,其结构中将n型阱区120硅表面上的栅氧化层区142设置于p型重掺杂区122和n型重掺杂区123之间,且栅氧化层区142表面多晶硅层通过金属层与栅氧化层区140表面多晶硅层相连。
该SCR器件是由一个寄生的PNP晶体管、一个寄生的NPN晶体管和一个寄生N沟道MOSFET器件构成。其中,p型重掺杂区122、n型阱区120、p型阱区130和p型重掺杂区132构成一个PNP晶体管;n型重掺杂区131、p型阱区130、n型阱区120和n型重掺杂区121形成一个NPN晶体管;n型重掺杂区123、n型重掺杂区131和栅氧化层140构成了一个N沟道MOSFET;RNW为在n型阱区120电阻;RPW为p型阱区130电阻;栅氧化层142上覆盖的多晶硅层和其下的硅表面形成电容C2,且电阻RNW、电容C2和寄生N沟道MOSFET管的栅源电容形成一个RC通路。当ESD事件来临时,该RC通路导通,且为N沟道MOSFET提供栅源电压,使N沟道MOSFET器件开启。当N沟道MOSFET器件开启,就有电子通过n型重掺杂区131进入N沟道MOSFET沟道区,然后通过n型重掺杂区123流入n型阱区120,形成电子电流通道。该电子电流在RNW上产生压降,使p型重掺杂区122和n型阱区120形成的p-n结正偏,即寄生PNP管的发射结正偏,使该PNP管导通。同时,寄生PNP管的集电极电流流过p型阱区130电阻RPW,使n型重掺杂区131和p型阱区130形成的p-n结正偏,即NPN管中的发射结正偏,使NPN管开启。之后,PNP管的集电极电流为NPN管提供基极电流,且NPN管的集电极电流为PNP管提供基极电流,在寄生PNP管与NPN管之间形成正反馈,SCR导通。因此,本实施例器件的触发电压由RC通路决定,能够实现进一步降低SCR器件触发电压的目的,且该触发电压可调制。如图4所示为实现本实施例中SCR器件的版图设计,通过该版图设计能够更加清楚的说明本发明低触发电压SCR器件的触发电压调制过程的实现,其中:
版图100所示是条状SCR器件的版图,其中的n型阱区120、p型阱区130、n型重掺杂区121、p型重掺杂区122、n型重掺杂区123,n型重掺杂区131和p型重掺杂区132的版图均呈条状分布,且栅氧化层区140和142的版图也是呈条状分布;
版图200所示是条状SCR器件的版图,其中的n型阱区120、p型阱区130、n型重掺杂区121、p型重掺杂区122、n型重掺杂区123,n型重掺杂区131、p型重掺杂区132和栅氧化层区140的版图均呈条状分布,而栅氧化层区142的版图是按一定比例的分割分布;通过该版图的分割比例调整,可以达到调整电容C2大小的目的,从而使SCR器件的触发电压可调;
版图300所示是条状SCR器件的版图,其中的n型阱区120、p型阱区130、n型重掺杂区121、p型重掺杂区122、n型重掺杂区123,n型重掺杂区131、p型重掺杂区132和栅氧化层区142的版图均呈条状分布,而栅氧化层区140的版图是按一定比例的分割分布;通过该版图的分割比例调整,可以达到调整寄生N沟道MOSFET器件栅源电容大小的目的,从而使SCR器件的触发电压可调;
版图400所示是条状SCR器件的版图,其中的n型阱区120、p型阱区130、n型重掺杂区121、p型重掺杂区122、n型重掺杂区123,n型重掺杂区131和p型重掺杂区132栅氧化层区140的版图均呈条状分布,而栅氧化层区140和142的版图是按一定比例的分割分布。通过该版图的分割比例调整,可以达到调整电容C2和寄生N沟道MOSFET器件栅源电容大小的目的,从而使SCR器件的触发电压可调。
实施例3
本实施例提供一种新型低触发电压SCR器件,该SCR器件结构中将n型阱区120硅表面上的栅氧化层区设置于n型重掺杂区121靠近n型阱区和p型阱区邻接处的一侧(即n型重掺杂区121与p型重掺杂区122之间),且栅氧化层区表面多晶硅层通过金属层与栅氧化层区140表面多晶硅层相连。
综上,本发明提供一种新型用于ESD保护的低触发电压SCR器件,通过内部结构的设计,在现有LVTSCR器件的基础上仅增加了一个栅氧化层结构,实现在器件内部引入一个RC(Resistance-Capacity)通路,不改变器件的面积就实现了进一步降低SCR器件触发电压的目的。
最后说明的是,以上实例仅用以说明本发明的技术方案而非限制,尽管参照较佳实例对本发明进行了说明,本领域的普通技术人员应当理解,可以对本发明的技术方案进行修改或者等同替换,而不脱离本发明技术方案的宗旨和范围,其均应涵盖在本发明的权利要求范围当中。
Claims (3)
1.一种用于ESD保护的低触发电压SCR器件,包括第一种导电类型硅衬底、硅衬底上形成的相邻接的第二种导电类型阱区和第一种导电类型阱区,所述第二种导电类型阱区内设有与阳极相连的一个第二种导电类型重掺杂区和一个第一种导电类型重掺杂区,所述第一种导电类型阱区内设有与阴极相连的一个第二种导电类型重掺杂区和一个第一种导电类型重掺杂区,所述第二种导电类型阱区和第一种导电类型阱区之间跨接一个第二种导电类型重掺杂区,所述跨接的第二种导电类型重掺杂区和第一种导电类型阱区内第二种导电类型重掺杂区之间的硅表面上设有一个栅氧化层区;其特征在于,所述第二种导电类型阱区硅表面上无器件结构区域还设有另一栅氧化层区,两个栅氧化层区上的多晶硅层相连;所述两个栅氧化层区上的多晶硅层通过金属层连接。
2.按权利要求1所述用于ESD保护的低触发电压SCR器件,其特征在于,所述第二种导电类型阱区硅表面上的栅氧化层区设置于第一种导电类型重掺杂区与所述跨接的第二种导电类型重掺杂区之间、或者第二种导电类型重掺杂区任意一侧。
3.按权利要求1~2任一所述用于ESD保护的低触发电压SCR器件,其特征在于,所述第二种导电类型阱区、第一种导电类型阱区、第二种导电类型阱区内的第二种导电类型重掺杂区和第一种导电类型重掺杂区、第一种导电类型阱区内的第二种导电类型重掺杂区和第一种导电类型重掺杂区、跨接的第二种导电类型重掺杂区、以及两个栅氧化层区均呈条状排布,且所述两个栅氧化层区中至少一个采用比例分割排布。
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |