CN105579952A - 利用伪停顿的高速通道上的emi抑制 - Google Patents

利用伪停顿的高速通道上的emi抑制 Download PDF

Info

Publication number
CN105579952A
CN105579952A CN201380079747.4A CN201380079747A CN105579952A CN 105579952 A CN105579952 A CN 105579952A CN 201380079747 A CN201380079747 A CN 201380079747A CN 105579952 A CN105579952 A CN 105579952A
Authority
CN
China
Prior art keywords
passage
data
agent
logic
processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380079747.4A
Other languages
English (en)
Other versions
CN105579952B (zh
Inventor
G·L·埃伯特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN105579952A publication Critical patent/CN105579952A/zh
Application granted granted Critical
Publication of CN105579952B publication Critical patent/CN105579952B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/40—Transformation of program code
    • G06F8/41—Compilation
    • G06F8/45—Exploiting coarse grain parallelism in compilation, i.e. parallelism between groups of instructions
    • G06F8/458—Synchronisation, e.g. post-wait, barriers, locks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4295—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using an embedded synchronisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0024—Peripheral component interconnect [PCI]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
    • G06F9/522—Barrier synchronisation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Information Transfer Systems (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)

Abstract

描述了涉及利用伪停顿的在高速通道上的电磁干扰(EMI)抑制的技术的方法和装置。在一个实施例中，协议逻辑响应于确定没有数据将通过通道被发送以及确定数据正在通过所述通道被发送而确定是否在所述通道上执行伪停顿操作。所述伪停顿操作包括在脉冲串结束(EOB)信号之后(例如，立即)通过所述通道发送一个或多个训练符号，而不是允许所述通道停顿。也公开了其他实施例。

Description

利用伪停顿的高速通道上的EMI抑制
技术领域
本公开总体上涉及电子领域。更具体地，实施例涉及利用伪停顿(falsestall)的针对高速通道(high-speedlane)上的电磁干扰(EMI)抑制的技术。
附图说明
具体实施方式是参考附图提供的。在附图中，附图标记最左边的数字标识该附图标记在其中第一次出现的附图。在不同的附图中使用相同的附图标记以指示相似或相同的项目。
图1示出了计算***的实施例的方框图，能够利用所述计算***来实现在本文中所讨论的各种实施例。
图2示出了计算***的实施例的方框图，能够利用所述计算***来实现在本文中所讨论的一个或多个实施例。
图3示出了根据一些实施例的针对填充、常规停顿、和伪停顿场景的接口行为的时序图。
图4示出了根据实施例的用于在填充、常规停顿、和伪停顿技术之间做出选择的方法的流程图。
图5示出了计算***的实施例的方框图，能够利用所述计算***来实现在本文中所讨论的一个或多个实施例。
图6示出了计算***的实施例的方框图，能够利用所述计算***来实现在本文中所讨论的一个或多个实施例。
图7示出了根据实施例的片上***(SOC)封装的方框图。
具体实施方式
在下面的说明书中，阐述了大量具体细节以便于提供对各种实施例的透彻理解。然而，一些实施例可以在没有这些具体细节的情况下实践。在其它实例中，没有详细地描述公知的方法、过程、组件、以及电路，是为了不使特定的实施例难以理解。可以利用诸如集成半导体电路(“硬件”)、组织在一个或多个程序中的计算机可读指令(“软件”)、或硬件和软件的某种组合之类的各种单元来执行实施例的各个方面。出于本公开的目的，对“逻辑”的引用可以意指或者硬件、软件、或者其某种组合。
MIPI(移动产业处理器接口)标准组已经针对移动处理平台上的片对片通信发布了称为(M-PHY规范,v2.0,2011年6月)的物理层标准。当M-PHY通道没有数据发送时，其可以或者“停顿”(关闭该通道)，或者“填充”(使该通道保持活动)。一般而言，在停顿后重新启动通道将花费一些量的时间，这将增加总线或互连延迟。如果该延迟是不可接受的，则M-PHY通道将不得不进行“填充”，在这种情况下，TX(发射机)将发送静态的“填充物”数据模式。可以存在一些实例，其中，通道主要发送“填充”模式。发送重复模式可能导致电磁干扰(EMI)问题，其将负面地影响信号传输的质量，并且可能引起延迟(由于数据可能已重新发送)、数据错误、减缓传输速度(因为通道将不得不被减速以降低EMI效应)等。
为了这个目的，一些实施例利用伪停顿在高速通道(例如，M-PHY通道)上抑制EMI。在实施例中，“伪停顿”指的是使M-PHY通道保持活动并且避免重复的“填充”符号的传输，同时仍然在M-PHY规范的参数内工作。在伪停顿中，没有数据发送的TX会发信号通知其将进入“停顿”，并且然后立即开始发送训练符号用于接下来的脉冲串(burst)(例如，替代发送填充信号/分组)。由于通道处于不活动没有持续可感知的时间长度(例如，20UI)并且在有数据待发送之前就开始训练，因此，总线/互连延迟将是最小的(例如，RX(接收机)将可能不失锁)。此外，由于训练符号是其中有许多有效的符号可以选择的D开头的词(称为SYNC)，并且它们是随机化的，因此可以避免静态数据模式。此外，由于SYNC模式没有被视为有效的数据，所以可以选择它们以用于更好的EMI性能。
可以使用各种计算***以实现在本文中所讨论的实施例，例如，参考图1-2和5-7所讨论的***。更具体地，图1示出了根据实施例的计算***100的方框图。***100可以包括一个或多个代理102-1到102-M(在本文中统称为“多个代理102”，或者更加一般地称为“代理102”)。在实施例中，代理102中的一个或多个可以是计算***(例如，参考图5-7所讨论的计算***)的组件中的任何一个。
如图1中所示，代理102可以经由网络结构104进行通信。在一个实施例中，网络结构104可以包括允许各种代理(例如，计算设备)传送数据的计算机网络。在实施例中，网络结构104可以包括经由串行(例如，点对点)链路和/或经由共享的通信网络(其在实施例中可以被配置为环形)进行通信的一个或多个互连(或互连网络)。每个链路可以包括一个或多个通道。例如，一些实施例可以便于在允许与全缓冲双列直插存储器模块(FBD)进行通信的链路上的组件调试或验证，例如，其中FBD链路是用于将存储器模块耦合至主机控制器设备(例如，处理器或存储器集线器)的串行链路。可以从FBD信道主机发送调试信息，以使得调试信息可以由信道业务量追踪捕获工具(例如，一个或多个逻辑分析器)沿着信道观察到。
在一个实施例中，***100可以支持分层的协议方案，其可以包括物理层、链路层、路由层、传输层、和/或协议层。结构104还可以便于从一个协议(例如，高速缓存处理器或高速缓存感知的存储器控制器)到另一个协议传输数据(例如，以分组的形式)以用于点对点或共享的网络。而且，在一些实施例中，网络结构104可以提供遵守一个或多个高速缓存一致性协议的通信。
此外，如由图1中的箭头的方向所示，代理102可以经由网络结构104发送和/或接收数据。因此，一些代理可以利用单向链路而其它代理可以利用双向链路来进行通信。例如，一个或多个代理(例如，代理102-M)可以发送数据(例如，经由单向链路106)，其它代理(例如，代理102-2)可以接收数据(例如，经由单向链路108)，而一些代理(例如，代理102-1)可以既发送数据又接收数据(例如，经由双向链路110)。
另外，代理102中的至少一个可以是本地代理，并且代理102中的一个或多个可以是请求或高速缓存代理。一般而言，请求/高速缓存代理发送请求至本地节点/代理以请求到与相对应的“本地代理”相关联的存储器地址的访问。此外，在实施例中，代理102中的一个或多个(仅示出了一个针对代理102-1)可以具有对诸如存储器102的存储器(其可以专用于该代理或与其它代理共享)的访问权。在一些实施中，代理102中的每一个(或至少一个)可以耦合至存储器120，该存储器或者与代理在相同的管芯上，或者以其他方式可由代理访问。而且，如在图1中所示，代理102包括伪停顿逻辑150(例如，在发射机端)以用于降低互连通道上的EMI。
图2是根据实施例的计算***200的方框图。***200包括多个插槽202-208(示出了四个，但是一些实施例可以具有更多或更少的插槽)。每个插槽都包括处理器。而且，***200中的各个代理可以经由逻辑150进行通信。尽管仅仅在项目202和MC2/HA2中示出了逻辑150，但可以在***200的其它代理中提供逻辑150。此外，可以取决于实现方式而在***中呈现更多或更少的逻辑块。另外，每个插槽耦合至其它插槽，这是经由点对点(PtP)链路、或微分互连，诸如快速通道互连(QPI)、移动产业处理器接口(MIPI)等。如关于图1的网络结构104所讨论的，每个插槽都耦合至***存储器的本地部分，例如，由包括动态随机存取存储器(DRAM)的多个双列直插存储器模块(DIMM)所形成的。
在另一实施例中，网络结构可以用于任何片上***(SoC或SOC)应用，其利用定制或标准接口，例如，针对AMBA(高级微控制器总线架构)的ARM兼容接口、OCP(开放内核协议)、MIPI(移动产业处理器接口)、PCI(***组件互连)或PCIe(***组件快速互连)。
一些实施例在基于PC(个人计算机)的***(诸如基于PCI的***)中使用使异构资源能够使用的技术(诸如AXI/OCP技术)而不对IP资源本身做出任何改变。实施例提供两个非常薄的硬件块，在本文中称为Y单元(Yunit)和垫片(shim)，其可以用于将AXI/OCPIP***自动生成的互连结构中以创建PCI兼容***。在一个实施例中，Y单元的第一(例如，北)接口连接至与PCI兼容总线相接的适配器块，PCI兼容总线例如直接介质接口(DMI)总线、PCI总线、或者***组件快速互连(PCIe)总线。第二(例如，南)接口直接连接至非PC互连(例如，AXI/OCP互连)。在各种实现方式中，该总线可以是OCP总线。
在一些实施例中，Y单元通过将PCI配置循环转换成目标IP可以理解的事务而实现PCI枚举。该单元也执行从可重新定位的PCI地址到固定的AXI/OCP地址的地址转换，并且反之亦然。Y单元还可以实现排序机制以满足生产者-消费者模型(例如，PCI生产者-消费者模型)。进而，各个IP经由专用PCI垫片连接至互连。每个垫片可以实现针对相对应的IP的整个PCI标头(header)。Y单元将所有到PCI标头的访问以及设备存储器空间路由至垫片。垫片消费所有的标头读/写事务并且将其它事务传递至IP。在一些实施例中，垫片也实现针对IP的全部功率管理相关的特征。
因此，实现Y单元的实施例采取分布式方式，而不是作为整体的兼容性块。在Y单元中实现在整个所有IP中共同的功能，例如，地址转换和排序，而在为该IP定制的垫片中实现特定于IP的功能，例如，功率管理、错误处理等等。
以这种方式，能够以对Y单元最小的改变而添加新的IP，。例如，在一种实现方式中，可以通过在地址重定向表中加入新的条目来发生改变。尽管垫片是特定于IP的，但是在一些实现方式中，大量的功能(例如，多于90％)在整个所有IP中是共同的。这使得能够针对新的IP快速重新配置现有的垫片。因此，一些实施例也使得能够使用没有修改的自动生成的互连结构。在点对点总线架构中，设计互连结构可能是挑战性的任务。在上文中所描述的Y单元方式将工业生态环境利用到PCI***中，其利用最小的努力并且不要求对工业标准工具的任何修改。
如在图2中所示，每个插槽耦合至存储器控制器(MC)/本地代理(HA)(例如MC0/HA0到MC3/HA3)。存储器控制器耦合至相对应的本地存储器(标为MEM0到MEM3)，其可以是***存储器(例如图9中的存储器912)的一部分。在一些实施例中，存储器控制器(MC)/本地代理(HA)(例如MC0/HA0到MC3/HA3)可以相同或相似于图1的代理102-1，并且被标为MEM0到MEM3的存储器可以相同或相似于参考本文中的附图中的任何一个所讨论的存储器设备。而且，在一个实施例中，可以将MEM0到MEM3配置为镜像数据，例如，作为主和从。而且，在一些实施例中，可以将***200的一个或多个组件包括在相同的集成电路管芯上。此外，一种实现方式(例如在图2中所示出的)是针对利用镜像的插槽无缝配置(socketgluelessconfiguration)。例如，将分配至存储器控制器(例如，MC0/HA0)的数据通过PtP链路镜像至另一个存储器控制器(例如，MC3/HA3)。
图3示出了根据一些实施例的针对填充、停顿、和伪停顿场景的接口行为的时序图。更具体地，图3示出了针对非常轻微负载但延迟敏感的M-PHY通道的相对于静态填充(FILL)或常规停顿过程的伪停顿。该场景是针对具有非常不对称的数据业务量的M-PHY链路的真实世界关心的问题，在这种情况下，在一个方向上仅有的待发送的数据是AFC(确认和流量控制)分组(其指的是可能相对较小但规律地被发送的正在被传输的数据)。如果这些AFC分组被延迟，可能显著地降低M-PHY链路的吞吐量。如在图3中所示，对于常规停顿(并且不是填充)，SYNC需要在EOB(脉冲串结束)信号/分组之后在下一次AFC被发送之前出现(这增加了显著的总线/互连滞后延迟)。
伪停顿的一个考虑是协议逻辑(例如，逻辑150)需要决定何时实施伪停顿来替代填充或者常规停顿(即使这是M-PHY问题，但对其的控制可以在协议层被完成)。这实际上不仅仅是针对伪停顿的问题，控制器将需要决定何时填充或常规停顿，但是M-PHY规范当前没有具体地定义如何做出决定，并且协议规范是模糊的。一般而言，协议逻辑应当意识到是否其没有立即要发送的数据但是很快将需要发送数据。这种情况的示例是如果主机或设备正在接收(统一协议，例如，根据UniPro规范，v1.41,2012年6月)数据分组(其可以相当短)，并且将在短时间段(例如，针对UniPro的几微秒)后需要发送AFC。在该场景中，协议逻辑可以选择去进行伪停顿而不是常规停顿或填充。协议逻辑可以经由专有的逻辑(例如，寄存器和/或熔断器)被配置以默认填充或伪停顿。
图4示出了根据实施例的用于在填充、常规停顿、和伪停顿技术之间做出选择的方法400的流程图。更具体地，在图4中示出的方法可以由逻辑150来使用。此外，图4示出了在实施例中的针对协议逻辑(例如，逻辑150)在填充、停顿、和伪停顿之间做出决策的简化的决策树。
参考图1-4，一旦协议逻辑(例如，逻辑150)在操作402处准备就绪，则在操作404处确定是否在通道(例如，M-PHY通道)上发送数据。如果数据待发送，则在操作406处发送数据，并且方法400返回至操作402；否则，在操作408处确定数据是否当前正被接收。如果数据当前没有正被接收，则在操作410处选择并执行常规停顿。
在操作408处，如果数据正被接收，则操作412确定是否针对伪停顿进行配置。如果否，则在操作414处选择填充；否则，在操作416处选择伪停顿。如在图4中所示，在操作410、414、和416中的每个之后，方法400都返回至操作402。
如上文所讨论的，伪停顿避免发送重复的填充代码(fillcode)，并且作为替代，发送可以被随机化的SYNC代码。这将很大程度上降低EMI。换言之，伪停顿提供了一种接近于扰乱的逻辑空闲(scrambledlogicalidle)的方式。此外，相对于发送填充，伪停顿没有成本地(例如，没有发生总线/互连延迟或增加能耗)降低了EMI。没有该技术，M-PHY总线/互连可能需要使用非常昂贵的线缆(例如，微同轴电缆)。伪停顿可以允许使用非常不昂贵的线缆作为替代(例如，双绞线)。例如，对于1米的线缆而言，微同轴电缆和双绞线之间在BOM(材料清单)成本上的差别可以是二到三美元。而且，由于其它EMI抑制技术(例如，屏蔽和接地)可能是昂贵的并且有时成功有时失败(somewhathitormiss)，因此，通过改变源信号来进行的任何EMI抑制都是非常有用的。
图5示出了计算***500的实施例的方框图。图1的代理102中的一个或多个可以包括计算***500的一个或多个组件。而且，***500的各种组件可以包括逻辑150，如图5中所示。然而，逻辑150可以在遍及***500的位置上被提供，包括或排除那些所示出的。计算***500可以包括耦合至互连网络(或总线)504的一个或多个中央处理单元(CPU)502(在本文中其可以被统称为“多个处理器502”，或者更加概括地称为“处理器502”)。参考图1-4所讨论的操作可以由***500的一个或多个组件来执行。
处理器502可以是任何类型的处理器，例如通用处理器、网络处理器(其可以对通过计算机网络505传送的数据进行处理)等(包括精简指令集计算机(RISC)处理器或者复杂指令集计算机(CISC))。此外，处理器502可以具有单个或多个核心的设计。具有多核心设计的处理器502可以在相同的集成电路(IC)管芯上集成不同类型的处理器核心。而且，具有多核心设计的处理器502可以被实现为对称的或非对称的多处理器。
在各种实施例中，处理器502可以包括一个或多个高速缓存，其可以是私有的和/或共享的。一般而言，高速缓存对与存储在其它地方或之前被计算的初始数据相对应的数据进行存储。为了减少存储器访问延迟，数据一旦在高速缓存中存储，就可以通过存取经高速缓存的副本而进行未来的使用，而不是对原始的数据进行预取或重新计算。高速缓存可以是用于存储由***500的一个或多个组件所利用的电子数据(例如，包括指令)的任何类型的高速缓存，例如1级(L1)高速缓存、2级(L2)高速缓存、3级(L3)高速缓存、中级高速缓存、最后一级高速缓存(LLC)等。另外，这样的高速缓存可以位于各种位置(例如，在本文中所讨论的计算***的其它组件内部，所述计算***包括图1、2、5、或6中的***)。
芯片组506可以另外地耦合至互连网络504。此外，芯片组506可以包括图形存储器控制集线器(GMCH)508。GMCH508可以包括耦合至存储器512的存储器控制器510。存储器512可以存储数据，例如，包括由处理器502、或与计算***500的组件进行通信的任何其它设备执行的指令的序列。而且，在一个实施例中，存储器512可以包括一个或多个易失性存储(或存储器)设备，例如，随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)等。也可以利用非易失性存储器，例如，硬盘。额外的设备(例如，多个处理器和/或多个***存储器)可以耦合至互连网络504。
GMCH508还可以包括耦合至显示设备516(例如，在实施例中经由图形加速器)的图形接口514。在一个实施例中，图形接口514可以经由加速图形端口(AGP)或外部组件互连(PCI)(或PCI快速(PCIe)接口)耦合至显示设备516。在实施例中，显示设备516(例如，平板显示器)可以通过例如信号转换器而耦合至图形接口514，所述信号转换器将存储在存储设备(诸如视频存储器或***存储器(例如，存储器512))中的图像的数字表示转换成被解释并由显示器516显示的显示信号。
如在图5中所示，集线器接口518可以将GMCH508耦合至输入/输出控制集线器(ICH)520。ICH520可以提供到耦合至计算***500的输入/输出(I/O)设备的接口。ICH520可以通过外部桥接器(或控制器)524(例如，可以符合PCIe规范的外部组件互连(PCI)桥接器、通用串行总线(USB)控制器等)耦合至总线522。桥接器524可以在处理器502和外部设备之间提供数据路径。可以利用其它类型的拓扑结构。而且，可以将多个总线耦合至ICH520，例如，通过多个桥接器或控制器。此外，总线522可以包括总线***的其它类型和配置。此外，在各种实施例中，耦合至ICH520的其它***设备可以包括电子集成驱动器(IDE)或小型计算机***接口(SCSI)硬盘驱动器、USB端口、键盘、鼠标、并行端口、串行端口、软盘驱动器、数字输出支持(例如，数字视频接口(DVI))等。
总线522可以耦合至音频设备526、一个或多个磁盘驱动器528、以及网络适配器530(在实施例中，其可以是NIC)。在一个实施例中，网络适配器530或耦合至总线522的其它设备可以与芯片组506进行通信。同样，在一些实施例中，各种组件(例如，网络适配器530)可以耦合至GMCH508。此外，可以组合处理器502与GMCH508以形成单个芯片。在实施例中，可以在CPU502中的一个或多个中提供存储器控制器510。此外，在实施例中，可以将GMCH508和ICH520组合成***控制集线器(PCH)。
另外，计算***500可以包括易失性和/或非易失性存储器(或存储设备)。例如，非易失性存储器可以包括以下中的一个或多个：只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)、磁盘驱动器(例如，528)、软盘、光盘ROM(CD-ROM)、数字通用光盘(DVD)、闪速存储器、磁光盘、或者其它类型的能够存储电子数据(例如，包括指令)的非易失性计算机可读介质。
在实施例中，存储器512可以包括以下中的一个或多个：操作***(O/S)532、应用程序534、和/或设备驱动器536。存储器512也可以包括专用于存储器映射I/O(MMIO)操作的区域。作为存储器管理操作的一部分，存储在存储器512中的程序和/或数据可以被交换到磁盘驱动器528中。应用程序534可以执行(例如，在处理器(502)上)以使一个或多个分组与耦合至网络505的一个或多个计算设备进行通信。在实施例中，分组可以是一个或多个符号和/或值的序列，其可以由从至少一个发送者传送到至少一个接收者(例如，通过诸如网络505的网络)的一个或多个电信号来编码。例如，每个分组可以具有标头(header)，其包括可以在对分组进行路由和/或处理的过程中利用的各种信息，例如，源地址、目标地址、分组类型等。每个分组也可以具有净复荷，其包括分组在各种计算设备之间通过计算机网络(例如，网络505)传输的原始数据(或内容)。
在实施例中，应用程序534可以利用O/S532来与***500的各种组件进行通信，例如，通过设备驱动器536。因此，设备驱动器536可以包括网络适配器530特定的命令以在O/S532和网络适配器530、或者耦合至***500的其它I/O设备之间提供通信接口，例如，经由芯片组506。
在实施例中，O/S532可以包括网络协议栈。协议栈通常指的是可以被执行以对经由网络505发送的分组进行处理的过程或程序的集合，其中，分组可以符合指定的协议。例如，可以利用TCP/IP(传输控制协议/互联网协议)栈来处理TCP/IP分组。设备驱动器536可以指示存储器512中待处理的缓冲器，例如，经由协议栈。
网络505可以包括任何类型的计算机网络。网络适配器530可以进一步包括直接存储器存取(DMA)引擎，其可以将分组写入到被分配至可用的描述符(例如，存储在存储器512中)以经由网络505发送和/或接收数据的缓冲器(例如，存储在存储器512中)。另外，网络适配器530可以包括网络适配器控制器，其可以包括用于执行适配器相关的操作的逻辑(例如，一个或多个可编程处理器)。在实施例中，适配器控制器可以是MAC(介质存取控制)组件。网络适配器530还可以包括存储器，例如，任何类型的易失性/非易失性存储器(例如，包括一个或多个高速缓存和/或参考存储器512所讨论的其它存储器类型)。
图6示出了根据实施例的在点对点(PtP)配置中布置的计算***600。特别地，图6示出了其中处理器、存储器、和输入/输出设备由多个点对点接口互连的***。参考图1-5所讨论的操作可以由***600的一个或多个组件来执行。
如在图6中所示出的，***600可以包括若干处理器，为了清楚起见，仅仅示出了其中的两个：处理器602和处理器604。处理器602和604可以每个都包括本地存储器控制器集线器(MCH)606和608以使能够与存储器610和612进行通信。存储器610和/或612可以存储各种数据，例如，参考图6的存储器612所讨论的那些。如在图6中所示，处理器602和604(或者***600的其它组件，例如，芯片组620、I/O设备643等)也可以包括一个或多个高速缓存，例如，参考图1-5所讨论的那些。
在实施例中，处理器602和604可以是参考图6所讨论的处理器602中的一个。处理器602和604可以分别利用点对点(PtP)接口电路616和618经由PtP接口614来交换数据。同样，处理器602和604可以每个都利用点对点接口电路626、628、630、和632经由单独的PtP接口622和624与芯片组620交换数据。芯片组620还可以经由高性能图形接口636与高性能图形电路634交换数据，例如，利用PtP接口电路637。
在至少一个实施例中，可以在处理器602、604和/或芯片组620中的一个或多个中提供逻辑150。然而，在图6的***600内的其它电路、逻辑单元、或设备中可以存在其它实施例。此外，其它实施例可以分布遍及在图6中所示出的若干电路、逻辑单元、或设备。例如，***600的各种组件可以包括图1的逻辑150。然而，可以在遍及***600的位置中提供逻辑150，包括或排除所示出的那些。
芯片组620可以利用PtP接口电路641与总线640进行通信。总线640可以具有与其通信的一个或多个设备，例如，总线桥642和I/O设备643。经由总线644，总线桥642可以与其它设备进行通信，例如，键盘/鼠标645、通信设备646(例如，调制解调器、网络接口设备、或可以与计算机网络605通信的其它通信设备)、音频I/O设备、和/或数据存储设备648。数据存储设备648可以存储可由处理器602和/或604执行的代码。
在一些实施例中，在本文中所讨论的组件中的一个或多个可以被实现为片上***(SOC)设备。图7示出了根据实施例的SOC封装的方框图。如在图7中所示出的，SOC702包括一个或多个中央处理单元(CPU)核心720、一个或多个图形处理器单元(GPU)核心730、输入/输出(I/O)接口740、以及存储器控制器742。SOC封装702的各种组件可以耦合至诸如本文中参考其它附图所讨论的互连或总线。而且，SOC封装702可以包括更多或更少的组件，例如在本文中参考其它附图所讨论的那些。此外，SOC封装702的每个组件都可以包括一个或多个其它组件，例如，如在本文中参考其它附图所讨论的那样。在一个实施例中，在一个或多个集成电路(IC)管芯上提供SOC封装702(及其组件)，例如，所述集成电路管芯被封装在单个半导体设备中。
如在图7所示，SOC封装702经由存储器控制器742耦合至存储器760(其可以与本文中参考其它附图所讨论的存储器相似或相同)。在实施例中，可以将存储器760(或其部分)集成在SOC封装702上。
I/O接口740可以耦合至一个或多个I/O设备770，例如，经由诸如在本文中参考其它图所讨论的互连和/或总线。I/O设备770可以包括键盘、鼠标、触摸板、显示器、图像/视频捕获设备(例如，相机、或便携式摄像机/录像机)、触摸屏、扬声器等中的一个或多个。此外，在实施例中，SOC封装702可以包括/集成逻辑150。可替代地，可以在SOC封装702以外提供逻辑150(即，作为离散逻辑)。
以下的示例涉及进一步的实施例。示例1包括一种装置，其包括：用于确定是否在通道上执行伪停顿操作的逻辑，其响应于确定没有数据将通过所述通道被发送以及确定数据正在通过所述通道被发送，其中，所述伪停顿操作是包括在脉冲串结束(EOB)信号之后通过所述通道发送一个或多个训练符号，而不是允许所述通道停顿。示例2包括示例1的装置，其中，所述通道是用于通信地将第一代理耦合至第二代理的。示例3包括示例1的装置，其中，所述通道是用于在第一代理和第二代理之间提供点对点的链路的。示例4包括示例2到3中的任何一个的装置，其中，所述第一代理的发射机和所述第二代理的发射机中的至少一个是包括所述逻辑的。示例5包括示例2的装置，其中，所述第一代理和所述第二代理中的一个或多个是包括多个处理器核心的。示例6包括示例2的装置，其中，所述第一代理和所述第二代理中的一个或多个是包括多个插槽的。示例7包括示例2的装置，其中，所述第一代理、所述第二代理、所述逻辑、以及存储器中的一个或多个是位于相同的集成电路管芯上的。示例8包括示例1的装置，其中，所述通道是包括M-PHY通道的。示例9包括示例1的装置，其中，通过所述通道正被发送的所述数据是以一个或多个确认和流量控制(AFC)分组的形式的。示例10包括示例1的装置，其中，一个或多个训练符号是包括一个或多个SYNC分组的。
示例11包括一种方法，其包括：响应于确定没有数据将通过通道被发送以及确定数据正在通过所述通道被发送，确定是否在所述通道上执行伪停顿操作，其中，所述伪停顿操作包括在脉冲串结束(EOB)信号之后通过所述通道发送一个或多个训练符号，而不是允许所述通道停顿。示例12包括示例11的方法，还包括所述通道通信地将第一代理耦合至第二代理。示例13包括示例11的方法，还包括所述通道在第一代理和第二代理之间提供点对点链路。示例14包括示例12的方法，其中，确定是否执行所述伪停顿是由第一代理的发射机和第二代理的发射机中的至少一个来执行的。示例15包括示例11的方法，其中，所述通道包括M-PHY通道。示例16包括示例11的方法，还包括将所述数据以一个或多个确认和流量控制(AFC)分组的形式通过所述通道进行发送。示例17包括示例11的方法，其中，所述一个或多个训练符号包括一个或多个SYNC分组。
示例18包括一种包括一个或多个指令的计算机可读介质，当在处理器上执行时，所述一个或多个指令配置所述处理器以执行示例11到17中的任何一项所述的一个或多个操作。
示例19包括一种***，其包括：处理器；以及用于确定是否在通道上执行伪停顿操作的逻辑，其耦合到所述处理器，所述逻辑响应于确定没有数据将通过所述通道被发送以及确定数据正在通过所述通道被发送，其中，所述伪停顿操作是包括在脉冲串结束(EOB)信号之后通过所述通道发送一个或多个训练符号，而不是允许所述通道停顿。。示例20包括示例19的***，其中，所述通道是用于通信地将处理器耦合至代理的。示例21包括示例20的***，其中，所述通道是用于在处理器和代理之间提供点对点链路的。示例22包括示例20的***，其中，所述处理器的发射机和所述代理的发射机中的至少一个是包括所述逻辑的。示例23包括示例19的***，其中，所述通道是包括M-PHY通道的。示例24包括示例19的***，其中，所述一个或多个训练符号是包括一个或多个SYNC分组的。
示例25包括一种装置，其包括用于执行如在示例11到17中的任何一个中阐述的方法的单元。
示例26包括一种包括一个或多个指令的计算机可读介质，当在处理器上执行时，所述一个或多个指令配置所述处理器以执行一个或多个操作以：响应于确定没有数据将通过通道被发送以及确定数据正在通过所述通道被发送，确定是否在所述通道上执行伪停顿操作，其中，所述伪停顿操作包括在脉冲串结束(EOB)信号之后通过所述通道发送一个或多个训练符号，而不是允许所述通道停顿。示例27包括示例26的计算机可读介质，还包括一个或多个指令，当在处理器上执行时，配置处理器以执行一个或多个操作以使得所述通道通信地将第一代理耦合至第二代理。示例28包括示例27的计算机可读介质，还包括一个或多个指令，当在处理器上执行时，配置处理器以执行一个或多个操作以使得伪停顿操作由第一代理的发射机和第二代理的发射机中的至少一个来执行。示例29包括示例26的计算机可读介质，其中，所述通道包括M-PHY通道。示例30包括示例26的计算机可读介质，还包括一个或多个指令，当在处理器上执行时，配置处理器以执行一个或多个操作以使得数据通过所述通道以一个或多个确认和流量控制分组的形式进行发送。示例31包括示例26的计算机可读介质，其中，所述一个或多个训练符号包括一个或多个SYNC分组。
示例32包括一种装置，其包括：一种片上***(SoC)，包括耦合至串行链路的通道的逻辑，所述逻辑使得所述通道进入活动模式和非活动模式中的至少一个中，其中，所述逻辑用于确定没有数据正在所述通道上被发送但是数据将在时间段内被发送，并且其中，所述逻辑用于响应于确定没有数据正在所述通道上被发送但是数据将在所述时间段内被发送而将所述通道保持在所述活动状态并且在所述时间段期间发送训练符号；以及与所述SoC相关联的触摸接口。示例33包括示例32的装置，其中，训练符号是随机化的。示例34包括示例32的装置，其中，所述逻辑用于在确定没有数据当前在所述通道上将被发送以及确定数据当前在所述通道上正被接收之后响应于对所述通道被配置用于伪停顿的确定而将所述通道保持在所述活动状态。示例35包括示例32的装置，其中，在所述时间段期间的所述训练符号包括伪停顿时段。示例36包括示例32的装置，其中所述逻辑包括分层堆栈逻辑，所述分层堆栈逻辑包括符合M-PHY规范的物理层和符合PCIe规范的协议层。
在各种实施例中，可以将在本文中所讨论的操作(例如，参考图1-7)实现为硬件(例如，电路)、软件、固件、微代码、或其组合，其可以被提供为计算机程序产品，例如，包括有形的(例如，非瞬时的)机器可读或(例如，非瞬时的)计算机可读介质，其具有用于对计算机进行编程以执行在本文中所讨论的过程的存储在其上的指令。同样，术语“逻辑”可以通过示例的方式包括软件、硬件、或者硬件和软件的组合。机器可读介质可以包括存储设备，例如关于图1-7所讨论的那些。另外，可以将这样的计算机可读介质下载为计算机程序产品，其中，程序可以通过载波中的数据信号或其它传播介质经由通信链路(例如，总线、调制解调器、或者网络连接)从远程计算机(例如，服务器)转移至请求计算机(例如，客户端)。
在说明书中引用的“一个实施例”或者“实施例”意味着结合实施例所描述的特定的特征、结构、或特性可以被包括在至少一个实现方式中。在说明书中的各种地方出现的短语“在一个实施例中”可以或可以不全都指的是相同的实施例。
同样，在说明书和权利要求中，术语“耦合”和“连接”可以与其衍生物一起使用。在一些实施例中，“连接”可以用于指示两个或多个元件相互直接物理或电接触。“耦合”可以指两个或多个元件相互直接物理或电接触。然而，“耦合”还可以指两个或多个元件可以不相互直接接触，但是可以仍然相互协作或交互。
因此，尽管已经用特定于结构特征和方法论行为的语言描述了实施例，但是应当理解的是，所要求保护的主题可以不限于所描述的具体的特征或行为。相反，公开了具体的特征和行为作为实现所要求保护的主题的样本形式。

Claims (30)

1.一种装置，包括：
用于响应于确定没有数据将通过通道被发送以及确定数据正在通过所述通道被发送来确定是否在所述通道上执行伪停顿操作的逻辑，
其中，所述伪停顿操作包括在脉冲串结束(EOB)信号之后通过所述通道发送一个或多个训练符号，而不是允许所述通道停顿。
2.根据权利要求1所述的装置，其中，所述通道是用于将第一代理通信地耦合至第二代理的。
3.根据权利要求1所述的装置，其中，所述通道是用于在第一代理和第二代理之间提供点对点链路的。
4.根据权利要求2到3中的任何一项所述的装置，其中，所述第一代理的发射机和所述第二代理的发射机中的至少一个是包括所述逻辑的。
5.根据权利要求2所述的装置，其中，所述第一代理和所述第二代理中的一个或多个是包括多个处理器核心的。
6.根据权利要求2所述的装置，其中，所述第一代理和所述第二代理中的一个或多个是包括多个插槽的。
7.根据权利要求2所述的装置，其中，所述第一代理、所述第二代理、所述逻辑、和存储器中的一个或多个是在相同的集成电路管芯上的。
8.根据权利要求1所述的装置，其中，所述通道是包括M-PHY通道的。
9.根据权利要求1所述的装置，其中，正在通过所述通道被发送的所述数据是以一个或多个确认和流量控制(AFC)分组的形式的。
10.根据权利要求1所述的装置，其中，所述一个或多个训练符号是包括一个或多个SYNC分组的。
11.一种方法，包括：
响应于确定没有数据将通过通道被发送以及确定数据正在通过所述通道被发送，确定是否在所述通道上执行伪停顿操作，
其中，所述伪停顿操作包括在脉冲串结束(EOB)信号之后通过所述通道发送一个或多个训练符号，而不是允许所述通道停顿。
12.根据权利要求11所述的方法，还包括所述通道将第一代理通信地耦合至第二代理。
13.根据权利要求11所述的方法，还包括所述通道在第一代理和第二代理之间提供点对点链路。
14.根据权利要求12所述的方法，其中，确定是否执行所述伪停顿是由所述第一代理的发射机和所述第二代理的发射机中的至少一个来执行的。
15.根据权利要求11所述的方法，其中，所述通道包括M-PHY通道。
16.根据权利要求11所述的方法，还包括将所述数据以一个或多个确认和流量控制(AFC)分组的形式通过所述通道进行发送。
17.根据权利要求11所述的方法，其中，所述一个或多个训练符号包括一个或多个SYNC分组。
18.一种包括一个或多个指令的计算机可读介质，当在处理器上执行时，所述一个或多个指令配置所述处理器以执行权利要求11到17中的任何一项所述的一个或多个操作。
19.一种***，包括：
处理器；以及
耦合到所述处理器的用于响应于确定没有数据将通过通道被发送以及确定数据正在通过所述通道被发送来确定是否在通道上执行伪停顿操作的逻辑，
其中，所述伪停顿操作包括在脉冲串结束(EOB)信号之后通过所述通道发送一个或多个训练符号，而不是允许所述通道停顿。
20.根据权利要求19所述的***，其中，所述通道是用于将所述处理器通信地耦合至代理的。
21.根据权利要求20所述的***，其中，所述通道是用于在所述处理器和所述代理之间提供点对点链路的。
22.根据权利要求20所述的***，其中，所述处理器的发射机和所述代理的发射机中的至少一个是包括所述逻辑的。
23.根据权利要求19所述的***，其中，所述通道是包括M-PHY通道的。
24.根据权利要求19所述的***，其中，所述一个或多个训练符号是包括一个或多个SYNC分组的。
25.一种装置，包括用于执行如在权利要求11到17中所要求保护的方法的单元。
26.一种装置，包括：
一种片上***(SoC)，所述片上***(SoC)包括耦合至串行链路的通道的逻辑，所述逻辑使得所述通道进入活动模式和非活动模式中的至少一个中，其中，所述逻辑用于确定没有数据正在所述通道上被发送但是数据将在时间段内被发送，并且其中，所述逻辑用于响应于确定没有数据正在所述通道上被发送但是数据将在所述时间段内被发送而将所述通道保持在所述活动状态并且在所述时间段期间发送训练符号；以及
与所述SoC相关联的触摸接口。
27.根据权利要求26所述的装置，其中，所述训练符号是随机化的。
28.根据权利要求26所述的装置，其中，所述逻辑用于在确定没有数据当前在所述通道上将被发送以及确定数据当前正在所述通道上被接收之后，响应于确定所述通道被配置用于伪停顿而将所述通道保持在所述活动状态。
29.根据权利要求26所述的装置，其中，在所述时间段期间的所述训练符号包括伪停顿时段。
30.根据权利要求26所述的装置，其中，所述逻辑包括分层堆栈逻辑，所述分层堆栈逻辑包括符合M-PHY规范的物理层和符合PCIe规范的协议层。
CN201380079747.4A 2013-10-23 2013-10-23 利用伪停顿的高速通道上的emi抑制 Active CN105579952B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/066418 WO2015060845A1 (en) 2013-10-23 2013-10-23 Emi mitigation on high-speed lanes using false stall

Publications (2)

Publication Number Publication Date
CN105579952A true CN105579952A (zh) 2016-05-11
CN105579952B CN105579952B (zh) 2019-07-12

Family

ID=52827213

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380079747.4A Active CN105579952B (zh) 2013-10-23 2013-10-23 利用伪停顿的高速通道上的emi抑制

Country Status (5)

Country Link
US (2) US9594705B2 (zh)
EP (1) EP3060977A4 (zh)
KR (1) KR101844812B1 (zh)
CN (1) CN105579952B (zh)
WO (1) WO2015060845A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI656796B (zh) * 2017-06-28 2019-04-11 新加坡商聯發科技（新加坡）私人有限公司 數據線、電子系統及傳輸ｍｉｐｉ信號的方法
US10459860B2 (en) 2013-10-23 2019-10-29 Intel Corporation EMI mitigation on high-speed lanes using false stall

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200012211A (ko) 2018-07-26 2020-02-05 삼성전자주식회사 반도체 소자 테스트 시스템, 반도체 소자 테스트 방법, 및 반도체 소자 제조 방법
US11190460B2 (en) * 2019-03-29 2021-11-30 Intel Corporation System-in-package network processors
CN112084714B (zh) * 2020-09-14 2023-03-07 重庆长安新能源汽车科技有限公司 一种基于数据驱动的整车电磁干扰抑制方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060268030A1 (en) * 2004-05-27 2006-11-30 Silverbrook Research Pty Ltd Inkjet printhead having controlled vertically offset printhead modules
WO2010026448A1 (en) * 2008-09-05 2010-03-11 Freescale Semiconductor, Inc. Method and apparatus for transmitting data
CN102023256A (zh) * 2009-09-10 2011-04-20 英特尔公司 片上***(soc)的功率测量技术
CN102656574A (zh) * 2009-12-04 2012-09-05 意法爱立信有限公司 用于可靠链路启动的方法和***
US20130159591A1 (en) * 2011-12-14 2013-06-20 International Business Machines Corporation Verifying data received out-of-order from a bus

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2654217B1 (fr) * 1989-11-03 1992-01-17 Thomson Csf Dispositif de detection des signaux de repondeurs interroges par un radar secondaire en presence de phenomenes de multitrajets.
US6961280B1 (en) * 2003-12-08 2005-11-01 Altera Corporation Techniques for implementing address recycling in memory circuits
US7428645B2 (en) * 2003-12-29 2008-09-23 Marvell International, Ltd. Methods and apparatus to selectively power functional units
US7693488B2 (en) * 2004-09-30 2010-04-06 Vtech Telecommunications Limited System and method for asymmetric enhanced mode operation in a digital communication system
US7616901B2 (en) * 2005-08-10 2009-11-10 Enablence Usa Fttx Networks Inc. Countermeasures for idle pattern SRS interference in ethernet optical network systems
US20070098020A1 (en) * 2005-10-27 2007-05-03 Yee Ja Methods and arrangements to model an asynchronous interface
US7877619B2 (en) * 2007-12-31 2011-01-25 Ramana Rachakonda Power mode control method and circuitry
US8555104B2 (en) * 2010-01-13 2013-10-08 Broadcom Corporation Frequency adapter utilized in high-speed internal buses
WO2012049309A1 (en) * 2010-10-15 2012-04-19 St-Ericsson Sa Methods and systems for testing electrical behavior of an interconnect having asymmetrical links
CN103262462B (zh) * 2010-10-19 2016-09-14 瑞典爱立信有限公司 在高速串行接口通信***中使用选择性字节同步的省电模式的***和方法
US8996892B1 (en) * 2010-10-20 2015-03-31 Marvell International Ltd. Power smart peripheral devices with external power supplies
US8826092B2 (en) * 2011-10-25 2014-09-02 International Business Machines Corporation Characterization and validation of processor links
US20130191568A1 (en) 2012-01-23 2013-07-25 Qualcomm Incorporated Operating m-phy based communications over universal serial bus (usb) interface, and related cables, connectors, systems and methods
US8972646B2 (en) * 2012-03-30 2015-03-03 Intel Corporation Superspeed inter-chip interface
US8549205B1 (en) * 2012-05-22 2013-10-01 Intel Corporation Providing a consolidated sideband communication channel between devices
US9146747B2 (en) * 2013-08-08 2015-09-29 Linear Algebra Technologies Limited Apparatus, systems, and methods for providing configurable computational imaging pipeline
CN105579952B (zh) 2013-10-23 2019-07-12 英特尔公司 利用伪停顿的高速通道上的emi抑制
US10230665B2 (en) * 2013-12-20 2019-03-12 Intel Corporation Hierarchical/lossless packet preemption to reduce latency jitter in flow-controlled packet-based networks

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060268030A1 (en) * 2004-05-27 2006-11-30 Silverbrook Research Pty Ltd Inkjet printhead having controlled vertically offset printhead modules
WO2010026448A1 (en) * 2008-09-05 2010-03-11 Freescale Semiconductor, Inc. Method and apparatus for transmitting data
CN102023256A (zh) * 2009-09-10 2011-04-20 英特尔公司 片上***(soc)的功率测量技术
CN102656574A (zh) * 2009-12-04 2012-09-05 意法爱立信有限公司 用于可靠链路启动的方法和***
US20130159591A1 (en) * 2011-12-14 2013-06-20 International Business Machines Corporation Verifying data received out-of-order from a bus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10459860B2 (en) 2013-10-23 2019-10-29 Intel Corporation EMI mitigation on high-speed lanes using false stall
TWI656796B (zh) * 2017-06-28 2019-04-11 新加坡商聯發科技（新加坡）私人有限公司 數據線、電子系統及傳輸ｍｉｐｉ信號的方法

Also Published As

Publication number Publication date
KR101844812B1 (ko) 2018-04-03
CN105579952B (zh) 2019-07-12
KR20160045860A (ko) 2016-04-27
US20170300434A1 (en) 2017-10-19
EP3060977A1 (en) 2016-08-31
WO2015060845A1 (en) 2015-04-30
US10459860B2 (en) 2019-10-29
EP3060977A4 (en) 2017-07-12
US20150113196A1 (en) 2015-04-23
US9594705B2 (en) 2017-03-14

Similar Documents

Publication Publication Date Title
CN103200128B (zh) 一种网络包处理的方法、装置和***
US8732360B2 (en) System and method for accessing memory
CN106648896B (zh) 一种Zynq芯片在异构称多处理模式下双核共享输出外设的方法
CN105247821A (zh) 用于利用自适应路由来控制资源利用的机制
US20140068134A1 (en) Data transmission apparatus, system, and method
CN105579952A (zh) 利用伪停顿的高速通道上的emi抑制
US11265235B2 (en) Technologies for capturing processing resource metrics as a function of time
US11496419B2 (en) Reliable transport offloaded to network devices
US20220078119A1 (en) Network interface device with flow control capability
US11829323B2 (en) Method of notifying a process or programmable atomic operation traps
CN105740195A (zh) Or链式总线的增强数据总线反转编码
US12034604B2 (en) MQTT protocol simulation method and simulation device
US11403023B2 (en) Method of organizing a programmable atomic unit instruction memory
CN102314400B (zh) 一种分散聚合式dma方法及装置
US20220166698A1 (en) Network resource monitoring
CN103827776A (zh) 通过pci高速组件减少功耗的活动状态功率管理（aspm）
WO2022228485A1 (zh) 一种数据传输方法、数据处理方法及相关产品
CN105593821A (zh) 使用双电压数据传输的网格性能改善
CN105718349A (zh) 跨管芯接口监听或全局观察消息排序
US20220407917A1 (en) Shared data management system
CN106549846A (zh) 一种基于nbt硬件的通信方法
CN106161222A (zh) 基于sopc的车载网关***
WO2023048925A1 (en) Network resource monitoring
CN118301197A (zh) 网络通信方法、设备、介质、程序产品和装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant