CN105577325A - 一种应用于正交分频复用传输***的并行处理交织器 - Google Patents

Abstract

本发明公开一种应用于正交分频复用传输***的并行处理交织器，正交分频复用传输***包括一个发射机，发射机采用并行交织器处理编码数据，并行处理交织器包括：一、三级交织处理模块，乒乓RAM存储单元，该单元通过乒乓操作，将数据写入与读出同时进行；乒乓RAM存储单元中，每个乒乓存储包括两组，且每组有6个RAM的存储结构；一、三级交织处理模块包括：数据地址生成单元，用于生成读写地址；二级交织处理模块，用于对QAM调制方式进行交织处理；二级交织处理模块，根据计数器控制，改变输入的数据的次序；总控制模块与数据地址生成单元、乒乓RAM存储单元、二级交织处理模块连接，数据地址生成模块还与乒乓RAM存储模块连接。

Description

一种应用于正交分频复用传输***的并行处理交织器

技术领域

本发明涉及通信编码领域，更具体地，涉及一种应用于正交分频复用传输***的并行处理交织器。

背景技术

随着通信技术与数字信号处理技术的发展，正交频分复用(OFDM，OrthogonalFrequencyDivisionMultiplexing)技术成为移动通信的主流技术，现在的***移动网络通信技术(4G)与无线局域网(WLAN，WirelessLocalAreaNetwork)应用的都是OFDM技术。智能移动终端的逐渐普及与在线高清视频播放等高带宽应用的需求，人们对无线通信的数据速率要求越来越高，因此通信技术需要继续发展。目前，无线通信技术IEEE802.11系列是主要标准，主要有IEEE802.11、IEEE802.11b/a/g/n和IEEE802.11h/i。最新的802.11ac最高数据传输速率可达6.93Gbps。在移动通信技术中，最新的LTE-A最高数据传输速率达到600Mbps。这些高数据传输率的通信标准在其发送物理层中往往需要可靠的高速的交织器进行编码。

所谓交织是通信***中进行数据处理采用的一种技术，本质上就是改变信息比特串的数据结构而不改变数据的内容的一种方式。移动无线通信在陆地可变参信道上，传输数据是经常成串地发生差错的，这是由于持续较长的深衰落谷点会影响到相邻一串的比特数据。在信道解码的时候，无法将一串丢失数据还原，只能检测和校正单个的差错或者不太长的差错。解决这个问题需要交织技术。交织技术就是将一帧或者一个符号的比特数据串按照一定的公式重新排列组合，即是将相邻的比特数据串变成不相邻，原来的顺序扰乱，在信道传输中即使丢失一大串，也能将这些差错变成单个或者很短的比特串差错。再通过纠错功能，恢复到原来的信息。

通信技术的发展极大提高数据传输的吞吐率，数据吞吐率从2Mbps到54Mbps到300Mbps，甚至达到6.93Gbps；这都对基带处理数据提出较高的要求，交织器是基带里的其中一个模块，在同等数据传输吞吐率下，考虑到实际的性能、功耗、延时、面积等参数，串行交织器的实现要求数据处理速率过大，会造成整体功耗过高，然而并行处理的交织器的性能会尤为突出，设计并行处理的交织器至关重要。

传统的交织器在硬件实现上有两种方法，分别是查表法和地址生成法，查表法是在预先的ROM上写好置换的地址，通过读取ROM上地址，将数据写入RAM中，然后顺序读出数据。这种硬件实现方法简单，但代价是大量ROM资源被损耗，集成面积较大。但目前大部分交织器都采用地址生成法，就是根据公式，智能生成所需的地址，然而采用地址生成法很多是串行输入串行输出，无法根据输入输出的特点，并行输出或者串行输出，而且在高数据吞吐率下，需要较高的运行时钟。这对低功耗设计往往非常不利。

发明内容

为了克服上述的缺点，需要提出一种用于通信数据编码中交织的新方法，利用交织的规律，智能地根据输入输出的需求或串行输出或并行输出。本发明的目的在于提供一种应用于正交分频复用传输***的并行处理交织器，该交织器采用并行处理且具有复杂度较低的特点，是用于正交频分复用(OFDM)传输***中处理编码数据的，其特点是允许并行输入并行输出，通过并行来进行交织，比串行处理更快，功耗更低。

为达到上述目的，本发明采用的技术方案如下：

一种应用于正交分频复用传输***的并行处理交织器，其中正交分频复用传输***包括一个发射机，发射机采用并行交织器处理编码数据，所述并行处理交织器包括一、三级交织处理模块、二级交织处理模块和总控制模块；

所述一、三级交织处理模块，用于处理一级交织与三级交织，其中一、三级交织处理模块包括数据地址生成单元和乒乓RAM存储单元；

数据地址生成单元，该单元用于生成读写地址，主要的读写地址生成采用3个参数(分别为码元的长度、交织的列数，交织行数)来控制；分别控制行写列读等功能。

乒乓RAM存储单元，该乒乓RAM存储单元通过乒乓操作，将数据写入与读出同时进行；所述的乒乓RAM存储单元中，每个乒乓存储又包括两组，每组有6个RAM的存储结构，所述的乒乓RAM存储单元，由上述数据地址生成单元生成的地址来控制乒乓RAM，即控制具体的RAM组中的某个RAM用于写入数据，所述交织数据输出只需要控制哪个乒乓，哪组RAM来输出6位数据。

所述二级交织处理模块，用于对QAM调制方式进行交织处理；所述二级交织处理模块，根据计数器控制，改变输入的数据的次序；

总控制模块与数据地址生成单元、乒乓RAM存储单元、二级交织处理模块连接，上述数据地址生成模块还与乒乓RAM存储模块连接。

优选地，所述的总控制模块根据传输的索引值，控制着并行处理交织器的各个可变参数，包括各个计数器的最大值与调制方式相关的每个子载波所包含编码比特数N_BPCPS。

优选地，所述正交分频复用传输***之前需要进行卷积编码与删余处理，数据经过卷积编码与删余处理后由串行转为并行，或者又由并行处理的卷积编码与删余输出更多位的并行数据；

并行数据输入到并行处理交织器，再并行输出给调制映射；

并行数据输入到并行处理交织器，使能信号开启，以高位数据存储到一个乒乓RAM中的上一组RAM，低位数据存储到一个乒乓RAM中的下一组RAM，根据调制方式，每组RAM开启多少个RAM；输出时候，生成地址控制每组RAM循环输出。

所述利用乒乓结构，实现连续流水线操作。

与现有技术相比，所述本发明的交织器优点在于：一方面可以进行一次读写完成交织，大大减少RAM多次操作的开销；并且所述的交织器能够断点处理数据，另一方面，并行交织处理器可以有更高带宽处理数据，满足高速工作的需求，还可以智能地根据调制方式来控制输出位数，满足OFDM的调制方式。该交织器能够实现工作时延小，动态功耗低，硬件复杂度低，无线局域网中性能较优。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明并行处理的交织器的交织结构图。

图2是本发明并行处理的交织器的一级交织原理图。

图3是本发明并行处理的交织器的二级交织原理图。

图4是本发明并行处理的交织器所适用的OFDM传输机的发射模型示意图。

图5是本发明并行处理的交织器的输入比特数据流的示例图。

图6是本发明并行处理的交织器的一级交织模块中存储结构示例与交织操作方法示例图。

图7是本发明并行处理的交织器的一级交织模块读写地址生成示意图。

图8是本发明并行处理的交织器的二级交织模块中64QAM调制方式的交织操作方法示意图，(a)是64QAM的第一种变换，(b)是64QAM的第二种变换。

具体实施方式

为了使本发明的目的、技术方案及优点更加清晰，以下结合附图1～8及实施例，对本发明从原理和结构上进一步详细说明。值得注意的是，以下所描述的具体实例仅用于解释发明内容，并不用于限定本发明。

以802.11a/g/n/ac系列的规则交织器为例，其原理如下：

在802.11a/g/n/ac传输中，传输数据可以划分多个OFDM符号，每个OFDM符号都经过相同编码处理；根据不同的调制方式，OFDM符号比特数量也有多种，具体地说，是由有效数据子载波的数量与单个子载波编码比特数(N_BPCPS，与调制相关，例如采用64QAM调制方式时为“6”)相乘得到。而在交织中一个OFDM符号的交织深度相当于一个OFDM符号的比特数。根据协议，在一个空间流中，BPSK，QPSK只需进行第一级交织变换，16QAM，64QAM，256QAM等需要进行第二级交织变换。如果空间流的数量超过1个，则需要进行第三级交织变换。

本发明中的并行处理的交织器其原理公式根据802.11a/g/n/ac来定义，如第一级，其作用是保证相邻的编码比特被映射到不相邻的子载波上，具体变换公式如下：

其中N_COL为交织列数，N_CBPS为每个OFDM符号的比特编码数，N_ROW为交织行数，k＝0,1.....,N_CBPS-1。

如下面表1所示：

表1交织参数

	NCOL	NROW	NORT
				802.11a 20MHz	16	3×NBPSCB	0
802.11n 20MHz	13	4×NBPSCB	11
				802.11n 40MHz	18	6×NBPSCB	29
802.11ac 80MHz	26	9×NBPSCB	58

注：参数都是基于空间流，少于等于4个。

表2N_BPCPS参数

	BPSK	QPSK	16QAM	64QAM
					NBPCPS	1	2	4	6

第二级交织变换是使相邻的比特被交替映射到星座的高有效位和低有效位，以避免连续低可靠性比特的存在；只在16QAM和64QAM中进行，具体变换公式为：

其中 $s=max(1,\frac{N_{BPSCB}}{2});$

第三次置换称为频率转换，用于减少多天线相邻编码数据流比特之间的相关性，具体变换公式为：

其中1≤i_ss≤N_SS，N_SS为空间流数量，N_ROT为旋转因子。

以上的公式为802.11a/g/n协议所规定交织变换规则，不论硬件如何实现，变换的结果必须一致，本发明并行处理的交织器根据上述公式来设计，具体设计模块框图如图1所示；下面将详述本发明的实现方式：

一级交织变换原理如公式(1)所示，它可以描述为一个矩阵的分组交织器，其行数为N_ROW，列数为N_COL，如图2所示为一级交织处理过程的矩阵图，实际上的效果是按照一定的规则排序将相邻的比特数据分开；图2所示的上部分为交织前输入矩阵序列的数据，中间部分为交织处理过程的矩阵，下部分为交织后输出矩阵序列的数据。图中S_n代表比特数据，而n代表交织之前所在的序号。例如S₃₄表示数据在交织前所在的位置是第34位。(图2中的顺序是从左到右，从上到下)。

结合上述，根据表1，每个OFDM符号的编码比特数据的数量都满足N_ROW×N_COL的矩阵格式。图2所示，以802.11n40M16QAM调制方式为例，其中矩阵的N_ROW和N_COL分别为24和18，对比一级交织变换前后数据位置的变化，因此可以认为一级交织变换规则为按行写逐列，类似地，其他调制方式也一样；图3与公式(2)示出了第二级交织原理，只有在QAM调制方式中才有用，图2展示的是16QAM调制方式的示例(同样图2的上部分为二级交织前的矩阵序列的数据，下部分为二级交织后的矩阵序列的数据)，根据上述的一级交织后的转置矩阵来进行变换，一有共N_COL行，奇数行中比特数据位置保持不变，偶数行中每相邻两位比特数据的位置进行交换；另一个64QAM调制方式的第二级交织原理是以每3行为一组，一组中的第一行保持不变，第二行中每相邻3个比特数据循环向左移动一位，而第三行中每相邻3个比特循环向右移动一位；如此类似地完成64QAM的二级交织变换。

根据802.11n与802.11ac的协议规定，如果空间流的数量大于1，则需要进行第三级交织变换也即是频率旋转，根据协议与公式(3)，整个OFDM符号比特数据进行循环移位。具体的值如下表3所示，表中列举了802.11n中的40MHz移位数值。

表3

图4示出适合于实施本发明的OFDM传输机发射端模型，应当注意的是所述的OFDM传输机发射端模型可能还包括更多的模块。所述的传输机发射端在交织器之前至少应包含删余模块与卷积编码模块，通过删余模块与卷积编码模块操作，输送给交织器的为2位的比特数据。所述的交织器之后是数字调制模块，调制模块中根据不同调制，将输入多位的比特数据(BPSK：1位，QPSK：2位，16QAM：4位，64QAM：6位)转化为16位有符号数据，使之映射到有效的子载波上。所述OFDM符号调制完成后，***导频，再进行逆快速傅立叶转换(IFFT)，以便将频域的信号转化为时域的信号。将所得的时域信号***保护间隔和进行加窗处理，最后通过数模转换DAC与RF模块将数据由天线发出去。本发明的并行处理交织器在OFDM传输机发射端所体现的优势是，相对于串行处理交织器，可省略交织器模块前端与后端的并串转换与串并转换操作。

图1所示是本发明优选的交织器设计模块，主要由总控制模块连接着这两大模块，一、三级交织处理模块与二级交织处理模块；其中一、三级交织处理模块中包含数据地址生成单元，乒乓RAM单元；具体数据流是比特数据通过进入总控制模块，总控制模块把数据地址生成单元的写入地址和比特数据传送到乒乓RAM单元，乒乓RAM单元根据当前状况存入RAM(RAM0、RAM1)中，当一个OFDM符号的比特数据存满后，马上生成读出的地址并将比特数据读出传送到二级交织模块，在二级交织模块中，比特数据变换后，从总控制模块中输出数据。

本发明的并行处理交织器，以802.11n40MHz为例，其随机存储器(RAM)组结构如图1所示，上部分与下部分是一样的，采用乒乓设计，双RAM交替操作，进行无缝的数据的传输，满足高吞吐率的要求。所述每个乒乓存储器又分为两组，而每组又包含6个单个随机存储器，其中每个存储器的长度为64(实际上用到的为54，它的长度是根据所采用的标准决定的)。具体地，如图6所示，为每个乒乓存储器的结构，上一组为存储输入两位比特数据的高位，下一组为存储输入两位比特数据的低位。所述的每个存储器组里面的6个存储器不一定全部开启写入，而是根据N_BPCPS的值决定开启多少个存储器，当星座调制为64QAM的时候，N_BPCPS的值则为6，表示6个存储器需要写入但只是顺序地一个个写入；仅当需要读出的时候，所述6个存储器才会同时工作。

图5为并行2位输入比特数据的排序，其中S为数据值，下标的数字表示当前输入排序序数。所述的输入比特数据来到如图5所示的结构中。输入的并行比特数据进入如图6所示的随机存储器结构根据所提供的地址依次写入。图6所有随机存储器共用一个写入地址，如图7所示，另外还有一个RAM计数器703来控制写哪一个RAM。具体地，产生的写入地址为当前计数器701的6倍(硬件实现上是为自身左移两位的值加上左移一位的值，移位实现6倍，免除乘法器)再加上另一个计数器702的值，计数器701的上限值为N_COL的二分之一(输入的比特数据为2位)，而计数器702的上限值为6。这两个计数器循环计数一次，可以生成54个写入地址。另外控制地址还需要RAM计数器703的值，在802.11n40MHz中，每当计数器701等于9时，RAM计数器703计数加1，每当计数器701等于9且RAM计数器703的值等于当前OFDM符号的N_BPCPS值时，计数器702计数加1。因此一共写入6×9×2×N_BPCPS个比特数据，符合802.11n40MHz的标准OFDM符号的编码比特数。实际上写操作可以简单地说，在N_BPCPS大于1的时候，每写入9次数据就转向下一个RAM，直到数据写完。

本发明的并行处理器中，每存储完一个OFDM符号的数据时，马上进行读操作，具体地，读地址生成与写地址类似，如图7下部分所示，当前计数器705的6倍与另一个计数器706的值相加获得，与之不同的是，加入了RAM组计数器707来控制读哪组RAM。具体地，以计数器706为基准，当计数到6的时候，RAM组计数器707取反(RAM组计数器707是一位的，因为只有两组RAM)，仅当计数器706等于6且RAM组计数器等于1的时候，计数器705计数才加1。如此循环一次，共产生108个地址。简单地说，图6中，首先上一组输出6次，然后到下一组输出6次再返回上一组输出6次，如此来回操作。应当注意的是，读操作是每次6位并行输出的，是由图6中一共6个RAM共同输出数据，在一些调制映射上用不到的RAM，通过总控制模块来对它进行屏蔽，因此输出可以根据调制映射方式智能地决定输出位数，从而实现并行输出给下一个模块进行映射调制。如图6所示，在64QAM调制方式下，输出效果第一组6位数据为S_0,0S_0,18S_0,36S_0,54S_0,72S_0,90，第二组为S_1,108S_1,126S_1,144S_1,162S_1,180S_1,198，可以看出读出的数据间隔为18也就是802.11n40MHz所对应的交织列N_COL，实现公式(1)所述的逐行写按列读的效果。类似地，其他OFDM模式，所述例如802.11a，802.11ac等，可以通过修改读写计数的最大值来实现相同的功能。

由于现有的通信标准都加入了MIMO技术(多入多出技术)，因此需要加入第三级的交织变换，本发明设计的并行处理的交织器将第三级的交织变换放到第二级交织之前与第一级交织之后。结合上述读操作，赋以读操作的初始值，使它进行循环移位操作。表3是根据公式(3)求得的移位数值，具体地，因为本发明的交织器是两位进入并根据调制方式的不同并行输出，所以将移位数值除以2×N_BPCPS得到初始值的地址，如果余数为0的时候，就表示初始值使用上一组RAM，如果余数为1的时候，就表示初始值使用下一组RAM。

整个读写地址生成单元为交织器最重要的部分，本发明的交织器可以使交织在一次读写中完成第一和第三级交织，避免了因多级电路而浪费大量的RAM资源。并且可以将删余模块或流解析模块传来的两位的比特数据并行存储，再根据调制方式，智能地输出需要调制的数据。整个单元电路实现简单，只需通过简单的取反和加法操作，避免了乘法，除法运算操作，因此硬件消耗资源比较低并且复杂度低。

在完成第一级交织与第三级交织后，开始进行第二级交织变换。上述所述一、三级交织器传输的数据是6位的，因此输入给第二级交织器的也是6位的，但对于BPSK调制方式只利用到最高位，实际上其余5位数据是无效的，同理地，QPSK只利用到最高位的两位数据，16QAM只利用到最高的四位，64QAM则利用所有的6位数据。所述的二级交织只有16QAM调制方式和64QAM调制方式需要进行的，如前段描述第二级交织所示，通过计数器来控制是否相互数据掉换来达到。如图7所示，为64QAM数字调制的二级交织两种变换方式，所示第一种方式，每输入六位中前后三位各自向上循环移一位，而所示第二种方法，每输入六位中前后三位各自向下循环移一位。根据控制器将移位结果或者不进行任何操作，所得的结果经由总控制模块输出给OFDM发射机里面交织的下一个模块调制映射模块。

综上所述，本发明实施例提供的交织器，只通过一次读写数据完成几级的交织，并实现两位并行输入，多位并行输出的实施方法，兼容多种协议的交织与解交织，实现硬件复杂度极低。适合于高数据吞吐量的处理。

应当注意的是，尽管仅描述了适用802.11n40MHz模式的交织器实施案例，但本应用并不仅限于这些模式。本发明还可在其他可能的操作模式的语境内适用，例如802.11a或者802.11ac等。

以上已描述了本发明的特别实施方式和实施例。在所述描述中，尽管可以做802.11系列的OFDM***的实例，但本发明还可以应用于其它基于OFDM***。应当注意的是，本发明可以融合多个操作模式，依据输入的调制方式与带宽等，来选择交织的深度。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (3)

1.一种应用于正交分频复用传输***的并行处理交织器，其中正交分频复用传输***包括一个发射机，其中发射机采用并行交织器处理编码数据，其特征在于，所述并行处理交织器包括一、三级交织处理模块、二级交织处理模块和总控制模块；

所述一、三级交织处理模块，用于处理一级交织与三级交织，其中一、三级交织处理模块包括数据地址生成单元和乒乓RAM存储单元；

所述数据地址生成单元，该单元用于生成读写地址；

所述乒乓RAM存储单元，该乒乓RAM存储单元通过乒乓操作，将数据写入与读出同时进行；所述的乒乓RAM存储单元中，每个乒乓存储包括两组，且每组有6个RAM的存储结构；

所述二级交织处理模块，用于对QAM调制方式进行交织处理；所述二级交织处理模块，根据计数器控制，改变输入的数据的次序；

总控制模块与数据地址生成单元、乒乓RAM存储单元、二级交织处理模块连接，上述数据地址生成模块还与乒乓RAM存储模块连接。

2.根据权利要求1所述的应用于正交分频复用传输***的并行处理交织器，其特征在于，所述的总控制模块根据传输的索引值，控制着并行处理交织器的各个可变参数，包括各个计数器的最大值与调制方式相关的每个子载波所包含编码比特数N _BPCPS 。

3.根据权利要求1所述的应用于正交分频复用传输***的并行处理交织器，其特征在于，所述正交分频复用传输***之前需要进行卷积编码与删余处理，数据经过卷积编码与删余处理后由串行转为并行，或者又由并行处理的卷积编码与删余输出更多位的并行数据；

并行数据输入到并行处理交织器，再并行输出给调制映射；

并行数据输入到并行处理交织器，使能信号开启，以高位数据存储到一个乒乓RAM中的上一组RAM，低位数据存储到一个乒乓RAM中的下一组RAM，根据调制方式，每组RAM开启多少个RAM；输出时候，生成地址控制每组RAM循环输出。